基于FPGA的FSK調(diào)制解調(diào)系統(tǒng)設(shè)計

1、基于 FPGA 的 FSK 調(diào)制解調(diào)系統(tǒng)設(shè)計 摘要 數(shù)字調(diào)制技術(shù)作為通信技術(shù)領(lǐng)域中極為重要的一個方面，得到了迅速發(fā)展。隨著 數(shù)字調(diào)制技術(shù)的出現(xiàn)，在有限的帶寬內(nèi)傳輸高速的數(shù)據(jù)已成為可能。在數(shù)字傳輸系統(tǒng) 中，數(shù)字信號對高頻載波進行調(diào)制，變?yōu)轭l帶信號，通過信道傳輸，在接收端解調(diào)后 恢復(fù)成數(shù)字信號。FSK是數(shù)據(jù)通信中使用較早的一種通信方式。由于這種調(diào)制解調(diào)方 式容易實現(xiàn)，抗噪聲和抗衰減性能較強，因此在中低速數(shù)據(jù)傳輸通信系統(tǒng)中得到較為 廣泛的應(yīng)用。 本文首先介紹了 2FSK 調(diào)制與解調(diào)的工作原理，以及 VHDL 程序設(shè)計和仿真方法。 在此基礎(chǔ)上，本文給出了 2FSK 調(diào)制與解調(diào)的具體實現(xiàn)方法以及實驗結(jié)果

2、，并進行了 分析和討論。然后詳細介紹了基于 FPGA 的 2FSK 信號發(fā)生器的設(shè)計方法，提供了 VHDL 源代碼在 Quartus環(huán)境下的仿真結(jié)果。整個系統(tǒng)的功能在 EDA 技術(shù)開發(fā)平臺 上調(diào)試通過，具有較高的實用性和可靠性。 關(guān)鍵詞：關(guān)鍵詞：FPGA，CPLD，調(diào)制，解調(diào)，調(diào)制，解調(diào)，2FSK THE DESIGN OF FSK MODEM BASED ON FPGA ABSTRACT Digital modulation techniques in the field of communication technology as a very important aspect has b

3、een developing rapidly. With the emergence of digital modulation techniques, in the limited bandwidth and high-speed data transmission possible. In digital transmission systems, digital signal modulation of high-frequency carrier, into a band signal transmission through the channel in the receiver d

4、emodulation into a digital signal after the resumption. FSK is used in data communications as a means of communication earlier. As a result of this approach easy to implement modem, anti-noise and anti-decay properties of strong, so low-speed data transmission in the communication system to be more

5、widely used. This article introduced the first modulation and demodulation 2FSK working principle, as well as the VHDL design and simulation methods. On this basis then, this paper 2FSK specific modulation and demodulation method and experimental results and an analysis and discussion. Details of FP

6、GA-based signal generator 2FSK the design methodology, VHDL source code provided in the Quartus simulation environment. The entire system technology development in EDA platform debugging through high practicality and reliability. KEYWORDS: FPGA,CPLD,modulation,demodulation,2FSK 目錄 摘要 .I 1 緒論 .1 1.1

7、研究背景 .1 1.2 研究思路和方案分析 .1 1.3 主要研究內(nèi)容 .3 2 可編程片上系統(tǒng)開發(fā)技術(shù) .5 2.1 可編程邏輯器件及硬件描述語言 VHDL .5 2.1.1 可編程邏輯器件簡介 .5 2.1.2 硬件描述語言 VHDL 簡介 .6 2.2 可編程片上系統(tǒng)技術(shù).8 2.3 QUARTUS 介紹 .10 3 FSK 調(diào)制解調(diào)原理.12 3.1 二進制頻移鍵控信號的調(diào)制原理 .12 3.2 二進制頻移鍵控信號的解調(diào)原理 .14 3.3 載波信號發(fā)生器原理 .15 4 調(diào)制解調(diào)器系統(tǒng)的實現(xiàn) .18 4.1 系統(tǒng)整體分析 .18 4.2 調(diào)制部分 .19 4.2.1 四位可預(yù)置二進制

8、減計數(shù)器.19 4.2.2 正弦波合成器.20 4.2.3 調(diào)制仿真.21 4.3 解調(diào)部分 .22 4.3.1 同步脈沖發(fā)生器.22 4.3.2 計數(shù)器.23 4.3.3 判別鎖存電路.24 4.3.4 解調(diào)仿真.25 4.4 本章小結(jié) .26 5 總結(jié)與展望 .27 參考文獻 .28 致謝 .29 1 緒論 1.1 研究背景 通信技術(shù)融入計算機和數(shù)字信號處理技術(shù)以后發(fā)生了革命性的變化，它和 計算機技術(shù)、信號處理技術(shù)結(jié)合是現(xiàn)代通信技術(shù)的標志。一個世紀以來，通信 的發(fā)展大致經(jīng)歷了三大階段：以發(fā)明電報（莫爾斯電碼）為標志的通信初級階 段；以香農(nóng)提出的信息論開始的近代通信階段；以光纖通信為代表的協(xié)

9、議綜合 業(yè)務(wù)數(shù)字網(wǎng)迅速崛起為代表的現(xiàn)代通信階段。光纖通信技術(shù)、衛(wèi)星通信技術(shù)和 移動通信技術(shù)成為現(xiàn)代通信技術(shù)的三大主要發(fā)展方向。 數(shù)字調(diào)制技術(shù)作為通信技術(shù)領(lǐng)域中極為重要的一個方面，得到了迅速發(fā)展。 隨著數(shù)字調(diào)制技術(shù)的出現(xiàn)，在有限的帶寬內(nèi)傳輸高速的數(shù)據(jù)已成為可能，并且 與過去使用的模擬調(diào)制，如調(diào)幅（AM）和調(diào)頻（FM） 、開關(guān)鍵控（OOK） 、脈 寬調(diào)制（PWM） 、脈位調(diào)制（PPM） 、脈幅調(diào)制（PAM）等技術(shù)相比有更高的可 靠性和抗干擾性。 數(shù)字調(diào)制解調(diào)器專用集成電路使得通信傳輸中的發(fā)送和接收設(shè)備可以更加 緊湊，成本更低，減少功耗并大大提高設(shè)備的可靠性。目前國內(nèi)的調(diào)制解調(diào)器 已有一些研究成果和

10、芯片問世。但是，國內(nèi)的產(chǎn)品大多基于通用DSP實現(xiàn)，支 持的速率比較低。由于運算量較大和硬件參數(shù)的限制，采用通用DSP或普通算 法無法勝任高速率調(diào)制解調(diào)的任務(wù)。 FSK 是數(shù)據(jù)通信中使用較早的一種通信方式。由于這種調(diào)制解調(diào)方式容易 實現(xiàn)，抗噪聲和抗衰減性能較強，因此在中低速數(shù)據(jù)傳輸通信系統(tǒng)中得到較為 廣泛的應(yīng)用。根據(jù)國際電報和電話咨詢委員會（ITU-T）的建議，傳輸速率為 1200 波特以下的設(shè)備一般采用 FSK 方式傳輸數(shù)據(jù)。在衰落信道（短波通信）中 傳輸數(shù)據(jù)時，它也被廣泛應(yīng)用。 FSK信號具有抗干擾能力強，傳輸距離遠等有點，在日常生活和工業(yè)控制 中被廣泛采用。例如CID(Calling Id

11、entity Delivery)來電顯示，低速的Modem，鐵 路系統(tǒng)和電力系統(tǒng)的載波通信中也廣泛使用他來傳送各種控制信息。美國貝爾 通信研究室（BELLCORE）首先引入話音頻帶數(shù)據(jù)通信的調(diào)制解調(diào)方式來實現(xiàn) CID業(yè)務(wù)，并在1990年提出了相關(guān)技術(shù)建議（TR-TS-，ISUE3，1990年1月） ，該 建議經(jīng)過多次修改后被稱為Bell202建議。數(shù)據(jù)傳送采用了移頻鍵控（FSK）方 式，通常稱為移頻鍵控方式。 1.2 研究思路和方案分析 設(shè)計調(diào)制解調(diào)器，可以考慮用通用DSP芯片的方案，這種方案借鑒軟件無 線電的思想實現(xiàn)。上世紀90年代發(fā)展起來的軟件無線電SDR（Software Radio/S

12、oftware-Defined Radio）的基本思想是：構(gòu)造一個具有開放性、標準化、 模塊化的通用硬件平臺，將各種功能用軟件完成。這是一種全新的思想，它一 經(jīng)提出就得到了廣泛的重視。這種方案的通用DSP具備靈活的可編程性和高效 的性能，有的甚至還集成了通用微控制器。方框圖如圖1-1所示： 通用DSP都是按程序循序執(zhí)行，說到底都是串行構(gòu)架，這限制了通用DSP 不能達到很高的速度。但是調(diào)制解調(diào)單元中往往用到濾波器、乘法器、直接頻 率合成器等需要高速時鐘的器件。雖然通用DSP具有哈佛結(jié)構(gòu)、多重總線、超 標量流水線、分支預(yù)測等先進的技術(shù)，但是都不可能從本質(zhì)上改變程序循序執(zhí) 行的缺點，在需要高速應(yīng)用的

13、場合通用DSP往往不能勝任。而使用專用DSP雖 然能解決好速度的問題但是可編程能力有限，正所謂魚和熊掌不能兼得。 下面我們用FPGA代替上面方案中的通用DSP和變頻器。 FPGA內(nèi)部有豐富的資源能配置成各種形式的電路。用FPGA代替通用DSP 后不僅靈活性沒有降低，性能卻有極大的提高。FPGA內(nèi)部能被編成將所有的功 能以并行方式執(zhí)行大大加快了速度。對于要求更高性能使還能使用流水線設(shè)計 進一步提高數(shù)據(jù)吞吐量。FPGA可以設(shè)計多個并行模塊的系統(tǒng)，速度高，同時具 有高度靈活甚至能改變系統(tǒng)構(gòu)架。FPGA內(nèi)部還能集成微控制處理器IP核，完全 做到單芯片系統(tǒng)（SOPC），這都是通用DSP辦不到的。 前一種

14、方案主要是指目前已廣泛使用的DSP處理器的解決方案，包括一系 列軟硬件技術(shù)和開發(fā)技術(shù)。采用DSP處理器（如TI的TMS320C系列）的解決方 案日益面臨著不斷增加的巨大挑戰(zhàn)，而自身的技術(shù)瓶頸（如運行速度、吞吐量、 總線結(jié)構(gòu)的可變性、系統(tǒng)結(jié)構(gòu)的可重配置性、硬件的可升級性等等）致使這種 解決方案在DSP的許多新的應(yīng)用領(lǐng)域中的道路越走越窄；后一種方案則是基于 PC 機 通用 微控 制器 數(shù)字 上變頻器 D/A 通用 DSP（調(diào)制） 接口層配置層 處理層 圖 1-1 通用 DSP 方案 SOPC技術(shù)、EDA技術(shù)與FPGA實現(xiàn)方式的DSP技術(shù)，是現(xiàn)代電子技術(shù)發(fā)展的產(chǎn) 物，它有效的克服了傳統(tǒng)DSP技術(shù)中的

15、諸多技術(shù)瓶頸，在許多方面顯示了突出 的優(yōu)勢，如高速與實時性、高可靠性、自主知識產(chǎn)權(quán)化、系統(tǒng)的重配置與硬件 可重構(gòu)性、單片系統(tǒng)的可實現(xiàn)性、以及開發(fā)技術(shù)的標準化和高效率。 顯然我們采用后面一種方案完成系統(tǒng)設(shè)計。即基于FPGA的現(xiàn)代DSP開發(fā)技 術(shù)。 1.3 主要研究內(nèi)容 調(diào)制解調(diào)器是數(shù)字通信系統(tǒng)中的一個重要部件，現(xiàn)代通信技術(shù)對其性能， 特別是對其數(shù)據(jù)傳送速率提出了越來越高的要求。高效的開發(fā)高能的調(diào)制解調(diào) 器現(xiàn)在仍是電子工作者面臨的一個基本任務(wù)。 本文的調(diào)制解調(diào)器的開發(fā)是基于FPGA的開發(fā)技術(shù)，是調(diào)制解調(diào)器在FPGA 上的實現(xiàn)，利用FPGA內(nèi)嵌高速DSP內(nèi)核完成FSK的調(diào)制和解調(diào)過程。開發(fā)手段 是M

16、ATLAB/Simulink，DSPBuilder和Quartus 等工具軟件的應(yīng)用。DSPBuilder 依賴于MATLAB/Simulink，它可在Simulink中進行圖形化設(shè)計和仿真，同時又 通過Signal Compiler把Simulink的設(shè)計文件（.mdl）轉(zhuǎn)換成相應(yīng)的VHDL設(shè)計文 件（.vhd）及用于控制綜合與編譯的TCL腳本，對VHDL文件的處理則由FPGA 的開發(fā)工具Quartus 來完成。 基于DSPBuilder調(diào)制解調(diào)器的SOPC實現(xiàn)，利用DSPBuilder將Simulink的模 型文件（.mdl）轉(zhuǎn)化成通用的硬件描述語言VHDL文件，從而避免了VHDL語言 手

17、動編寫系統(tǒng)的繁瑣過程，將精力集中于算法的優(yōu)化上。 基于DSPBuilder的開發(fā)功能，調(diào)制解調(diào)器電路中的低通濾波器可直接調(diào)用 FIR IP Core，進一步提高了開發(fā)效率。 論文安排如下： 第1章，概括了調(diào)制解調(diào)器的研究背景，明確了本文的研究思路和所用方案， 對本文的主要工作和文章安排進行了介紹。 第2章，介紹了可編程邏輯器FPGA、硬件描述語言VHDL及以FPGA為物理 載體的系統(tǒng)芯片的SOPC設(shè)計，對Quartus與MATLAB/Simulink等EDA軟件實 現(xiàn)系統(tǒng)開發(fā)進行了分析。 第3章，敘述了調(diào)制解調(diào)的理論基礎(chǔ)及為調(diào)制和解調(diào)單元提供載波信號DDS 的理論基礎(chǔ)。 第4章，根據(jù)調(diào)制解調(diào)器

18、的基本原理，利用MATLAB/DSPBuilder建立基本 模型，然后利用ALTERA公司提供的Singacompiler工具對其進行編譯，產(chǎn)生 Quartus能夠識別的VHDL源程序，經(jīng)過波形仿真后，下載到ALTERA公司的 cyclone系列的FPGA芯片中。 第5章，總結(jié)全文內(nèi)容，提出了本課題有待于進一步深入研究的問題。 2 可編程片上系統(tǒng)開發(fā)技術(shù) 2.1 可編程邏輯器件及硬件描述語言 VHDL 2.1.1 可編程邏輯器件簡介 可編程邏輯器 PLD 從 20 世紀 70 年代發(fā)展到現(xiàn)在，已形成了許多類型的產(chǎn) 品，其結(jié)構(gòu)、工藝、集成度、速度和性能都在不斷的改進和提高。PLD 又可分 為簡單

19、低密度 PLD 和復(fù)雜高密度 PLD。 可編程陣列邏輯器件 PAL 和通用陣列邏輯器件 GAL 都屬于簡單 PLD，結(jié) 構(gòu)簡單，設(shè)計靈活，對開發(fā)軟件的要求低，但規(guī)模小，難以實現(xiàn)復(fù)雜的邏輯功 能。隨著技術(shù)的發(fā)展，簡單 PLD 在集成度和性能方面的局限性也暴露出來。其 寄存器、I/O 引腳、時鐘資源的數(shù)目有限，沒有內(nèi)部互連，因此包括復(fù)雜可編程 邏輯器件 CPLD 和現(xiàn)場可編程門陣列器件 FPGA 在內(nèi)的復(fù)雜 PLD 迅速發(fā)展起來， 并向著高密度、高速度、低功耗以及結(jié)構(gòu)體系更靈活、適用范圍更廣闊的方向 發(fā)展。 FPGA 具備陣列型 PLD 的特點，結(jié)構(gòu)又類似掩膜可編程門陣列，因而具有 更高的集成度和

20、更強大的邏輯實現(xiàn)功能，使設(shè)計變得更加靈活和易實現(xiàn)。相對 于 CPLD，它還可以將配置數(shù)據(jù)存儲在片外的 EPROM 或者計算機上，設(shè)計人 員可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂的現(xiàn)場可編程。所 以 FPGA 得到了更普遍的應(yīng)用。 使用 FPGA 器件設(shè)計數(shù)字電路，不僅可以簡化設(shè)計過程，而且可以降低整 個系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。它們無需花費傳統(tǒng)意義下制造集成 電路所需大量時間和精力，避免了投資風險，成為電子器件行業(yè)中發(fā)展最快的 一族。 下面介紹 FPGA 設(shè)計的開發(fā)流程。 設(shè)計開始需利用 EDA 工具的文本或圖形編輯器將設(shè)計者的設(shè)計意圖用文本 方式或圖形方式表達出來。完成

21、設(shè)計描述后即可通過編譯器進行排錯編譯，變 成特定的文本格式，為下一步的綜合做準備。在此，對于多數(shù)的 EDA 軟件來說， 最初的設(shè)計究竟采用哪一種輸入形式是可選的，也可混合使用。 編譯形成標準 VHDL 文件后，在綜合前即可以對一所描述的內(nèi)容進行功能 仿真，又可稱為前仿真。即將源程序直接送到 VHDL 仿真器中仿真。功能仿真 僅對設(shè)計描述的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設(shè)計 的要求，由于此時的仿真只是根據(jù) VHDL 的語義進行的，與具體電路沒有關(guān)系， 仿真過程不涉及具體器件的硬件特性，如延遲特性。 設(shè)計的第三步是綜合，將軟件設(shè)計與硬件的可實現(xiàn)性掛鉤，這是軟件化為 硬件電路的關(guān)

22、鍵步驟。綜合后，可生成 VHDL 網(wǎng)表文件，利用網(wǎng)表文件進行綜 合后仿真。綜合后仿真雖然比功能仿真精確一些，但是只能估計門延時，而不 能估計線延時，仿真結(jié)果與布線后的實際情況還有一定的差距，并不十分準確。 這種仿真的主要目的在于檢查綜合器的綜合結(jié)果是否與設(shè)計輸入一致。 綜合通過后必須利用 FPGA 布局/布線適配器將綜合后的網(wǎng)表文件針對某一 具體的目標器件進行邏輯映射操作，這個過程叫做實現(xiàn)過程。 布局布線后應(yīng)進行時序仿真。時序仿真中應(yīng)將布局布線后的時延文件反標 到設(shè)計中，使仿真既包含門時延，又包含線時延的信息。由于不同器件的內(nèi)部 延時不一樣，不同的布局布線方案也給時延造成不同的影響，因此在設(shè)計

23、處理 安以后，對系統(tǒng)各個模塊進行時序仿真，分析其時序關(guān)系，估計設(shè)計的性能， 以及檢查和消除競爭冒險是非常有必要的。 如果以上所有過程，包括編譯、綜合、布線/適配和功能仿真、綜合后仿真、 時序仿真都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計要求，就可以將適配器產(chǎn)生的配置/下 載文件通過編譯器或下載電纜載入目標芯片中。 2.1.2 硬件描述語言 VHDL 簡介 硬件描述語言 VHDL 是一種用于設(shè)計硬件電子系統(tǒng)的計算機語言，它用軟 件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式。與傳統(tǒng)的門 級描述方式相比，它更適合于大規(guī)模集成電路系統(tǒng)的設(shè)計。 VHDL 是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器

24、傳輸級和 邏輯門級多個設(shè)計層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述， 因此 VHDL 幾乎覆蓋了以往各種硬件描述語言的功能。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可 編程邏輯芯片的應(yīng)用設(shè)計。與其他的 HDL 相比，VHDL 具有更強大的行為描述 能力，從而決定了它稱為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強大的行為描述 能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要 保證。 利用 VHDL 語言設(shè)計數(shù)字系統(tǒng)硬件電路，一般采用的是自頂向下的設(shè)計方 法。自頂向下是指從系統(tǒng)總體要求出發(fā)，在頂層進行功能方框圖的劃分和結(jié)構(gòu) 設(shè)計。在方框圖一級進行仿

25、真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為 進行描述，在系統(tǒng)一級進行驗證。然后利用綜合優(yōu)化工具生成具體門電路的網(wǎng) 表，其對應(yīng)的物理實現(xiàn)級可以是 FPGA 電路或?qū)Ｓ眉呻娐?。由于設(shè)計的主要 仿真和調(diào)試過程是在高層次上完成的，這一方面有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的 失誤，避免設(shè)計工作的浪費，同時減少了邏輯功能仿真的工作量，提高了設(shè)計 的一次成功率。 與其他硬件描述語言相比， VHDL 具有以下特點： 功能強大、設(shè)計靈活。 VHDL 具有功能強大的語言結(jié)構(gòu)，可以用簡潔明 確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計描述功能，層層細 化，最后可直接生成電路級描述。 VHDL 支持同步電路、異步電

26、路和隨機 電路的設(shè)計，這是其他硬件描述語言雖不能比擬的。VHDL 還支持各種設(shè) 計方法，既支持自底向上的設(shè)計，又支持自頂向下的設(shè)計；既支持模塊化設(shè) 計，又支持層次化設(shè)計。 支持廣泛、易于修改。由于 VHDL 已經(jīng)成為 IEEE 標準所規(guī)范的硬件 描述語言，目前大多數(shù) EDA 工具幾乎都支持 VHDL，這為 VHDL 的進一 步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計過程中，主要的設(shè)計文件是 用 VHDL 編寫的源代碼，因為 VHDL 易讀和結(jié)構(gòu)化，所以易于修改設(shè)計。 強大的系統(tǒng)硬件描述能力。 VHDL 具有多層次的設(shè)計描述功能，既可 以描述系統(tǒng)級電路，又可以描述門級電路。而描述既可以采用行為描

27、述、寄 存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準確地建立硬件電路模型。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度， 使設(shè)計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。 獨立于器件的設(shè)計、與工藝無關(guān)。設(shè)計人員用VHDL 進行設(shè)計時，不 需要首先考慮選擇完成設(shè)計的器件，就可以集中精力進行設(shè)計的優(yōu)化。當設(shè) 計描述完成后，可以用多種不同的器件結(jié)構(gòu)來實現(xiàn)其功能。 很強的移植能力。 VHDL 是一種標準化的硬件描述語言，同一個設(shè)計描 述可以被不同的工具所支持，使得設(shè)計描述的移植成為可能。 易于共享和復(fù)用。 VHDL 采用

28、基于庫（ Library）的設(shè)計方法，可以建 立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計或使用以前設(shè)計中的存檔 模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計中進行復(fù)用，可以使設(shè) 計成果在設(shè)計人員之間進行交流和共享，減少硬件電路設(shè)計。 （1）與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力， 從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強大的行為描述能力 是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保 證。 （2）VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期 就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。 （3）VHDL 語句的行

29、為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模 設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高 速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 （4）對于用 VHDL 完成的一個確定的設(shè)計，可以利用EDA 工具進行 邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 （5）VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié) 構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。 2.2 可編程片上系統(tǒng)技術(shù) 自 20 世紀下半葉以來，微電子技術(shù)得到了迅速發(fā)展，集成電路設(shè)計和工藝 技術(shù)水平有了很大的提高，單片集成度中每片已能包含上億個晶體管，從

30、而使 得將原先由許多 IC 組成的電子系統(tǒng)集成在一片單片硅片上成為可能，構(gòu)成所謂 的片上系統(tǒng)或系統(tǒng)芯片。與普通的集成電路相比，系統(tǒng)芯片不再是一種功能單 一的單元電路，而是將信號采集，處理和輸入輸出等完整的系統(tǒng)功能集成在一 起，成為一個專用的電子系統(tǒng)芯片。而其設(shè)計思路也有別于普通 IC。SOC 把系 統(tǒng)的處理機制，模型算法，芯片結(jié)構(gòu)，各層次電路及器件的設(shè)計緊密結(jié)合，在 一片或數(shù)片單片上完成整個復(fù)雜的系統(tǒng)。因此，當今電子系統(tǒng)的設(shè)計已不僅僅 是利用各種通用 IC 進行 PCB 板級的設(shè)計和調(diào)試，而是轉(zhuǎn)向以大規(guī)模 FPGA 或 ASIC 為物理載體的系統(tǒng)芯片的設(shè)計，前者稱為 SOPC，后者稱為 SOC

31、。 SOPC 的設(shè)計是以 IP 核為基礎(chǔ)的，以硬件描述語言為主要設(shè)計手段，借助 以計算機為平臺的 EDA 工具進行的。SOPC 技術(shù)主要是指面向單片系統(tǒng)級的計 算機技術(shù)，與傳統(tǒng)的專用集成電路設(shè)計相比，其特點主要有： （1）設(shè)計全程，包括電路系統(tǒng)描述，硬件設(shè)計，仿真測試，綜合，調(diào)試， 系統(tǒng)軟件設(shè)計自至整個系統(tǒng)的完成，都由計算機進行； （2）設(shè)計技術(shù)直接面向用戶，即專用集成電路的被動使用者同時也可能是 專用集成電路的主動設(shè)計者； （3）系統(tǒng)級專用集成電路的實現(xiàn)有了更多的途徑，即除傳統(tǒng)的 ASIC 器件 外，還能通過大規(guī)模的 FPGA 等可編程器件來實現(xiàn)。 SOPC 技術(shù)是美國 Altera 公司于

32、 2000 年最早提出的，并同時推出了相應(yīng)的 開發(fā)軟件 Quartus。 SOPC 是基于 FPGA 解決方案的 SOC，與 ASIC 的 SOC 解決方案相比， SOPC 系統(tǒng)及其開發(fā)技術(shù)具有更多的特色，構(gòu)成 SOPC 的方案也有如下多種。 （1） 基于 FPGA 嵌入 IP 硬核的 SOPC 系統(tǒng) 即在 FPGA 中預(yù)先植入嵌入式系統(tǒng)處理器。目前最為常用的嵌入式系統(tǒng)大 多采用了含有 ARM 的 32 位知識產(chǎn)權(quán)處理器核的器件。盡管由這些器件構(gòu)成的 嵌入式系統(tǒng)有很強的功能，但為了使系統(tǒng)更為靈活完備，功能更為強大，對更 多任務(wù)的完成具有更好的適應(yīng)性，通常必須為此處理器配置許多接口器件才能 構(gòu)成

33、一個完整的應(yīng)用系統(tǒng)。如除常規(guī)的 SRAM，DRAM,Flash 外，還必須配置 網(wǎng)絡(luò)通信接口，串行通信接口等。這樣會增加整個系統(tǒng)的體積和功耗，從而降 低系統(tǒng)的可靠性。但是如果將 ARM 或其他知識產(chǎn)權(quán)核，以硬件方式植入 FPGA 中，利用 FPGA 中的可編程邏輯資源和 IP 軟核，直接利用 FPGA 中的邏輯宏單 元來構(gòu)成該嵌入式系統(tǒng)處理器的接口功能模塊，就能很好的解決這些問題。對 此，Altera 公司和 Xilinx 公司都相繼推出了這方面的器件。如 Altera 的 Excalibur 系列 FPGA 中就植入了 ARM922T 嵌入式系統(tǒng)處理器；Xilinx 的 Virtex- PR

34、O 系列中則植入了 IBM PowerPC405 處理器。這樣就能使得 FPGA 靈活的硬件設(shè)計和硬件實現(xiàn)更與處理器的強大軟件功能有機地相結(jié)合，高效的 實現(xiàn) SOPC 系統(tǒng)。 （2） 基于 FPGA 嵌入 IP 軟核的 SOPC 系統(tǒng) 將 IP 硬核直接植入 FPGA 的解決方案存在如下幾種不夠完美之處。 a) 由于硬核是預(yù)先植入的，設(shè)計者無法根據(jù)實際需要改變處理器的結(jié)構(gòu)， 如總線規(guī)模，接口方式，乃至指令形式，更不可能將 FPGA 邏輯資源構(gòu)成的硬 件模塊以指令的形式形成內(nèi)置嵌入式系統(tǒng)的硬件加速模塊，以適應(yīng)更多的電路 功能要求。 b) 無法根據(jù)實際設(shè)計需求在同一 FPGA 中使用多個處理器核。

35、 c) 無法裁減處理器硬件資源以降低 FPGA 成本。 d) 只能在特定的 FPGA 中使用硬核嵌入式系統(tǒng)，如只能使用 Excalibur 系 列 FPGA 中的 ARM 核，Virtex- Pro 系列中的 PowerPC 核。 e) 由于此硬核多來自第三方公司，F(xiàn)PGA 廠商通常無法直接控制其知識產(chǎn) 權(quán)費用，從而導(dǎo)致 FPGA 器件價格相對偏高。 如果利用軟核嵌入式系統(tǒng)處理器就能有效地克服解決上述不利因素。目前 最有代表性的軟核嵌入式系統(tǒng)處理器分別是 Altera 的 Nios 和 Nios核，及 Xilinx 的 MicroBlaze 核。特別是前者，即 Nios CPU 系統(tǒng)，使上述

36、5 方面的問 題得到了很好的解決。 Altera 的 Nios 核是用戶可隨意配置和構(gòu)建的 32/16 位總線指令集和數(shù)據(jù)通 道的嵌入式系統(tǒng)微處理器 IP 核，采用 Avalon 總線結(jié)構(gòu)通信接口，帶有增強的 內(nèi)存，調(diào)試和軟件功能：含有 First Silicon Solutions 開發(fā)的基于 JTAG 的片內(nèi) 設(shè)備內(nèi)核，OCI 調(diào)試功能可根據(jù) FPGA JTAG 端口上接受的指令，直接監(jiān)視和 控制片內(nèi)處理器的上作情況。此外，基于 Quartus平臺的用戶可編程的 Nios 核含有許多可配置的接口模塊核，包括：可配置告訴緩存模塊，可配置 RS232 通信口，SDRAM 控制器，標準以太網(wǎng)協(xié)議

37、接口，DMA，定時器，協(xié)處理器等。 在植入 FPGA 前，用戶可根據(jù)設(shè)計要求，利用 Quartus和 SOPC Builder，對 Nios 及其外圍系統(tǒng)進行構(gòu)建，使該嵌入式系統(tǒng)在硬件結(jié)構(gòu)，功能特點，資源占 用等方面全面滿足用戶系統(tǒng)設(shè)計的要求。Nios 核在同一 FPGA 中被植入的數(shù)量 沒有限制，只要 FPGA 資源允許。此外，Nios 可植入 Altera FPGA 的系列幾乎 沒有限制。 另外，在開發(fā)工具的完備性方面，對常用的嵌入式操作系統(tǒng)支持方面， Nios 性能穩(wěn)定。由于是由 Altera 直接推出而非第三方產(chǎn)品，故用戶通常無需支 付知識產(chǎn)權(quán)費用。因此，選用的 FPGA 越便宜，則

38、Nios 的使用費越便宜。 特別值得一提的是，通過 Matlab 和 DSPBuilder，或直接使用 VHDL 或 VerilogHDL 等硬件描述語言設(shè)計，用戶可以為 Nios 嵌入式處理器設(shè)計各類加 速，并以指令的形式加入 Nios 的指令系統(tǒng)，從而成為 Nios 系統(tǒng)的一個接口設(shè) 備，與整個片內(nèi)嵌入式系統(tǒng)融為一體。 2.3 Quartus 介紹 Altera 的 Quartus開發(fā)平臺，它囊括了從設(shè)計輸入、綜合、布局布線、仿 真、時序分析、下載驗證等所有設(shè)計流程，是一個完整的開發(fā)平臺，能滿足多 種設(shè)計的需要，是 SOPC 設(shè)計的綜合環(huán)境和 SOPC 開發(fā)的基本設(shè)計工具，并為 Alter

39、aDSP 開發(fā)包進行系統(tǒng)模型設(shè)計提供了集成綜合環(huán)境。Quartus設(shè)計工具 完全支持 VHDL，Verilog 的設(shè)計流程，其內(nèi)部嵌有 VHDL，Verilog 邏輯綜合 器。Quartus與 MATLAB 和 DSPBuilder 結(jié)合可以進行基于 FPGA 的 DSP 系 統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實現(xiàn)的關(guān)鍵 EDA 工具，與 SOPC Builder 結(jié)合，可實 現(xiàn) SOPC 系統(tǒng)開發(fā)。 Quartus包括模塊化的編譯器。編譯器包括的功能模塊有分析綜合器、適 配器、裝配器、時序分析器、設(shè)計輔助模塊、EDA 網(wǎng)表文件生成器、編輯數(shù)據(jù) 接口等。以通過選擇 Start Compilation

40、 來運行所有的編譯器模塊，或通過選擇 Compiler Tool，在 Compiler Tool 窗口中運行該模塊來啟動編譯器模塊。 此外，Quartus 還包含許多十分有用的 LPM 模塊，他們是復(fù)雜或高級系 統(tǒng)構(gòu)建的重要組成部分，在 SOPC 設(shè)計中被大量應(yīng)用，也可與 Quartus普通文 件一起使用。Altera 提供的可參數(shù)化宏功能模塊和 LPM 函數(shù)均基于 Altera 器件 的結(jié)構(gòu)作了優(yōu)化設(shè)計。在許多使用情況中，必須使用宏功能模塊才可以使用某 些特定器件硬件功能，如 DSP 模塊，片上存儲器，PLL 等。這可以通過 Quartus中的 MegaWizardPlug-in Manag

41、er 來建立 Altera 宏功能模塊、LPM 函 數(shù)和 IP 函數(shù)，用于 Quartus綜合工具中的設(shè)計。設(shè)計流程如圖 2-1 所示。 生產(chǎn) 設(shè)計編譯 功能確認 延時確認 在線確認 設(shè)計修改 設(shè)計輸入 圖 2-1 Quarius 設(shè)計流程 設(shè)計描述 器件編程 3 FSK 調(diào)制解調(diào)原理 3.1 二進制頻移鍵控信號的調(diào)制原理 移頻鍵控，就是用數(shù)字信號去調(diào)制載波的頻率。是信息傳輸中使用較早的 一種調(diào)試方式，它的主要優(yōu)點是：實現(xiàn)起來較容易，抗噪聲與抗衰減的性能較 好。在中低速數(shù)據(jù)傳輸中得到了廣泛的應(yīng)用。它是利用基帶數(shù)字信號離散取值 特點去鍵控載波頻率以傳遞信息的一種數(shù)字調(diào)制技術(shù)。 在 2FSK 中，

42、載波的頻率隨二進制基帶信號在 f1和 f2兩個頻率點間變化。 故其表達式為 2 ( ) FSK et 典型波形如下圖所示。由圖可見，2FSK 信號的波形（a）可以分解為波形（b） 和波形（c），也就是說，一個 2FSK 信號可以看成是兩個不同載頻的 2ASK 信 號的疊加。因此，2FSK 信號的時域表達式又可寫成 式中：g（t）為單個矩形脈沖，脈寬為 Ts； 是 的反碼，于是 n 和 n 分別是第 n 個信號碼元的初始相位。在頻移鍵控中，n 和 n 不攜帶 信息，通?？闪?n 和 n 為零。因此，2FSK 信號的表達式可簡化為 其中 Acos（1t+n） 發(fā)送“1”時 Acos（2t+n） 發(fā)

43、送“0”時 12 ( )() cos()() cos() 2 nsnnsn nn eta g tnTta g tnTt FSK n a 1概率為 P 0 概率為 1-P n a n a n a 1 概率為 1-P 0 概率為 P 21122 ( )( )cos( )cos FSK ts tts tte 1( ) () ns n s ta g tnT 2( ) () ns n s ta g tnT t t t （a）2FSK 信號 （b）S1（t）cos1t （c）S2（t）cos2t 圖 3-1 2FSK 信號的時間波形 2FSK 信號的產(chǎn)生方法主要有兩種。一種可以采用模擬調(diào)頻電路來實現(xiàn)；另

44、一種可以采用鍵控法來實現(xiàn)，即在二進制基帶矩形脈沖序列的控制下通過開關(guān) 電路對兩個不同的獨立頻率源進行選通，使其在每一個碼元 Ts 期間輸出 f1 或 f2 兩個載波之一，如下圖所示。這兩種方法產(chǎn)生 2FSK 信號的差異在于：由調(diào) 頻法產(chǎn)生的 2FSK 信號在相鄰碼元之間的相位是連續(xù)變化的。而鍵控法產(chǎn)生的 2FSK 信號，是由電子開關(guān)在兩個獨立的頻率源之間轉(zhuǎn)換形成，故相鄰碼元之間 的相位不一定連續(xù)。 3.2 二進制頻移鍵控信號的解調(diào)原理 2FSK 信號的常用解調(diào)方法是采用如下圖所示的非相干解調(diào)和相干解調(diào)。其 基帶信號e2FSK（t ） 振蕩器 1 f1選通開關(guān) 反向器 振蕩器 2 f2選通開關(guān)

45、相加器 圖 3-2 鍵控法產(chǎn)生 2FSK 信號原理圖 cos2t 解調(diào)原理是將 2FSK 信號分解為上下兩路 2ASK 信號分別進行解調(diào)，然后進行 判決。這里的抽樣判決是直接比較兩路信號抽樣值的大小，可以不專門設(shè)置門 限。判決規(guī)則應(yīng)與調(diào)制規(guī)則相呼應(yīng)，調(diào)制時若規(guī)定“1”符號時對應(yīng)載波頻率 f1， 則接收時上支路的樣值較大，應(yīng)判為“1”；反之則判為“0”。 除此之外，2FSK 信號還有其他解調(diào)方法，比如鑒頻法、差分檢測法、過零 檢測法等。過零檢測的原理基于 2FSK 信號的過零點數(shù)隨不同頻率而異，通過 檢測過零點數(shù)目的多少，從而區(qū)分兩個不同頻率的信號碼元。2FSK 信號經(jīng)限幅、 微分、整流后形成與

46、頻率變化相對應(yīng)的尖脈沖序列，這些尖脈沖序列的密集程 度反映了信號的頻率高低，尖脈沖的個數(shù)就是信號過零點數(shù)。把這些尖脈沖變 換成較寬的矩形脈沖，以增大其直流分量，該直流分量的大小和信號頻率的高 低成正比。然后經(jīng)低通濾波器取出此直流分量，這樣就完成了頻率幅度變換， 從而根據(jù)直流分量幅度上的區(qū)別還原出數(shù)字信號“1”和“0”。 e2FSK（t） 帶通濾波器 1包絡(luò)檢波器 帶通濾波器 2包絡(luò)檢波器 抽樣 判決器 輸出定時脈沖 e2FSK（t） （a）非相干解調(diào) 帶通 濾波器 1 相乘器 低通 濾波器 抽樣 判決器 輸出定時脈沖 cos1t 帶通 濾波器 2 相乘器 低通 濾波器 （b）相干解調(diào) 圖 3-

47、3 2FSK 信號解調(diào)原理圖 相位累加器正弦查詢表 ROM 數(shù)模轉(zhuǎn)換 DAC 低通濾波器 圖 3-4 DDS 原理框圖 3.3 載波信號發(fā)生器原理 對于通信上的應(yīng)用，往往需要正弦信號，以便作為調(diào)制解調(diào)器的載波。 直接數(shù)字合成器憑借其相對帶寬、轉(zhuǎn)換時間短、分辨率高、輸出相位連續(xù)、 可產(chǎn)生寬帶正交信號，近年來得到普遍應(yīng)用。在現(xiàn)代電子系統(tǒng)及設(shè)備的頻率源 設(shè)計中，尤其在通信領(lǐng)域，直接數(shù)字頻率合成器的應(yīng)用越來越廣泛。在數(shù)字化 的調(diào)制解調(diào)模塊中，DDS 被大量應(yīng)用。下面首先介紹 DDS，然后介紹由 DDS 構(gòu)成的正弦信號發(fā)生器，以此來輸出調(diào)制解調(diào)器中的載波。 DDS 技術(shù)是一種把數(shù)字量形成的信號通過 DA

48、C 轉(zhuǎn)換成模擬量形成的信號 的合成技術(shù)。目前使用最廣泛的一種 DDS 方式是利用高速存儲器作查詢表，然 后通過高速 DAC 平滑產(chǎn)生正弦波，正弦輸出的 DDS 原理框圖如圖所示。圖中 系統(tǒng)時鐘由高穩(wěn)定度的晶振提供，它應(yīng)用于 DDS 中各器件的同步。DDS 工作 時，頻率控制字 K 在每個時鐘周期內(nèi)與相位累加器累加一次，得到的相位值在 每個時鐘周期內(nèi)以二進制碼的形式去尋址正弦查詢表 ROM，將相位信息轉(zhuǎn)變成 它相應(yīng)的數(shù)字化正弦幅度值，ROM 輸出的數(shù)字化波形序列再經(jīng) DAC 得到模擬 輸出，DAC 輸出的階梯波再通過低通濾波器平滑后得到一個純凈的正弦信號。 當 DDS 中的相位累加器計數(shù)大于 2

49、N時，累加器自動溢出最高位，保留后面的 N 比特數(shù)字于累加器中。整個 DDS 系統(tǒng)輸出一個正弦波。由取樣定理，所產(chǎn)生 的信號頻率不能超過時鐘頻率的一半，在實際運用中，為了保證信號的輸出質(zhì) 量，輸出頻率不要高于時鐘頻率的 33%，以避免混疊或諧波落入有用輸出頻帶 內(nèi)。 下圖中，相位累加器輸出位并不全部加到查詢表，而要截斷。相位截斷減 小了查詢表長度，但并不影響頻率分辨率，對最終輸出僅增加一個很小的相位 噪聲。DAC 分辨率一般比查詢表長度小 2-4 位。 工作過程為： （1） 將存于數(shù)表中的數(shù)字波形，經(jīng)數(shù)模轉(zhuǎn)換器 D/A，形成模擬量波形。 （2） 兩種方法可以改變輸出信號的頻率： a 改變查表尋

50、址的時鐘 CLK 的頻率，可以改變輸出波形的頻率。 b 改變尋址的步長來改變輸出信號的頻率，DDS 即采用此法。步 長即為對數(shù)字波形查表的相位增量，由累加器對相位增量進行 累加，累加器的值作為查表地址。 （3） D/A 輸出的階梯形波形，經(jīng)低通濾波，成為質(zhì)量符合要求的模擬波 形。通常用頻率增量來表示頻率合成器的分斌率，DDS 的最小分辨 率為 K=1 時，最高的合成頻率受奈奎斯特抽樣定理的限制。 下面分別介紹相位累加器、正弦查詢表 ROM、D/A 轉(zhuǎn)換器、低通濾波器。 （1） 相位累加器 相位累加器是由 N 位加法器和 N 位寄存器級聯(lián)構(gòu)成，是 DDS 最基本的組 成部分。每來一個時鐘脈沖，加

51、法器將頻率控制字與寄存器輸出的相位累加數(shù) 據(jù)相加，然后把相加的結(jié)果送至寄存器的數(shù)據(jù)輸入端。寄存器將加法器在上一 個時鐘作用后所產(chǎn)生的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個 時鐘作用下繼續(xù)與頻率控制字進行相加。這樣相位累加器在時鐘作用下進行累 加。當相位累加器加滿量時就會產(chǎn)生一次溢出，完成一個周期性動作。 （2） 正弦查詢表 ROM 用相位累加器輸出的數(shù)據(jù)作為波形存儲器的取樣地址，進行波形的相位 幅值的轉(zhuǎn)換，即可以在給定的時間上確定的輸出的波形的抽樣幅值。N 位尋址 地址 ROM 相當于把 0-2 的正弦信號離散成具有 2N個樣值的序列，若波形 ROM 有 D 位數(shù)據(jù)位，則 2N個樣值

52、的幅值以 D 位二進制數(shù)值固化在 ROM 中， 按照地址的不同可以輸出相應(yīng)相位的正弦信號的幅值。 （3） D/A 轉(zhuǎn)換器 D/A 轉(zhuǎn)換器的作用是把合成的正弦數(shù)字量轉(zhuǎn)換成模擬量。正弦幅度量化序 列 S（n）經(jīng)過 D/A 轉(zhuǎn)換后變?yōu)榘j(luò)為正弦波的階梯波 S（t）。需要注意的是， 頻率合成器對 D/A 轉(zhuǎn)換器的分辨率有一定的要求，D/A 轉(zhuǎn)換器的分辨率越高， 合成正弦波 S(t)臺階數(shù)就越多，輸出的波形精確度就越高。 （4） 低通濾波器 對 D/A 轉(zhuǎn)換器輸出的階梯波 S（t）進行頻譜分析可知，S（t）中除了主頻 fo 外，還存在 fc，2fc兩邊2fo 處的非諧波分量，幅值包絡(luò)為辛格函數(shù)。 因此為

53、了取出主頻 fo，必須在 D/A 轉(zhuǎn)換器的輸出端接截至頻率為 fc/2 的低通 濾波器。 DDS 在相對帶寬、頻率轉(zhuǎn)換時間、高分頭放力、相位連續(xù)性、正交輸出以 及集成化等一系列性能指標方面遠遠超過了傳統(tǒng)頻率合成技術(shù)所能達到的水平， 為系統(tǒng)提供了優(yōu)于模擬信號源的性能。 一個基本的 DDS 結(jié)構(gòu)，主要由相位累加器、相位調(diào)制器、正弦 ROM 查找表 和 D/A 構(gòu)成。相位累加器、相位調(diào)制器、正弦 ROM 查找表是 DDS 結(jié)構(gòu)中的數(shù)字 部分，由于具有數(shù)控頻率合成的功能，又合稱為 NCO。 4 調(diào)制解調(diào)器系統(tǒng)的實現(xiàn) 4.1 系統(tǒng)整體分析 主系統(tǒng)包括調(diào)制、解調(diào)單元，載波信號發(fā)生單元。主系統(tǒng)框圖如圖 4-

54、1 所 示： 上圖給出了系統(tǒng)的基本結(jié)構(gòu)。外部需要 A/D 轉(zhuǎn)換器將接收到的已調(diào)制模擬 信息轉(zhuǎn)為數(shù)字信息發(fā)送到解調(diào)單元，D/A 轉(zhuǎn)換器將要調(diào)制單元發(fā)出的數(shù)字信息 變成模擬信息，DDS 直接頻率合成器提供載波信號。本設(shè)計 A/D,D/A 等外圍電 路不做詳細研究。 整個設(shè)計流程，包括從系統(tǒng)描述直至硬件實現(xiàn)，可以在一個完整的設(shè)計環(huán) 境中完成，同時構(gòu)成一個自頂向下典型的流程。 設(shè)計流程從利用 MATLAB 建立電路模型開始，可以方便地利用 Simulink 與 DSPBuilder 中提供的豐富的功能塊進行設(shè)計。電路模型設(shè)計完成后，可以進 行系統(tǒng)級的模型仿真，屬于系統(tǒng)功能仿真，與目標器件和硬件系統(tǒng)沒有

55、關(guān)系， 是基于算法的仿真。接下去是利用 DSPBuilder 的 Signal Compiler 將電路模型文 件即 Simulink 模塊文件轉(zhuǎn)換成 RTL 級的 VHDL 代碼表述和 TCL 腳本。然后在 Simulink 中即可調(diào)用 VHDL 綜合器 Quartus生成底層網(wǎng)表文件。下一步是調(diào) 用 Quartus中的編譯器生成編程文件和仿真文件，即生成 POF 和 SOF FPGA 配置文件，可用于對目標器件的編程配置和硬件實現(xiàn)；同時生成可分別用于 Quartus 將項目編譯生成的編程文件下載到 ALTERA 公司的 cyelone系列的 FPGA 芯片中，完成器件編程。 設(shè)計的調(diào)制解調(diào)器時鐘為 6MHz，最大通信速率為