時(shí)序邏輯電路設(shè)計(jì)實(shí)驗(yàn)-二進(jìn)制加法計(jì)數(shù)器

1、實(shí)驗(yàn)報(bào)告學(xué)生姓名： 文超周 李旭 班級(jí)學(xué)號(hào)： 1138019 1138033 指導(dǎo)老師： 潘秀琴 一、實(shí)驗(yàn)名稱：時(shí)序邏輯電路設(shè)計(jì)實(shí)驗(yàn)二、實(shí)驗(yàn)學(xué)時(shí)： 5學(xué)時(shí)三、實(shí)驗(yàn)?zāi)康模?、掌握Verilog HDL 時(shí)序電路的設(shè)計(jì)方法，重點(diǎn)練習(xí)條件語(yǔ)句、always模塊、和寄存器型變量使用方法。2、了解常用時(shí)序邏輯電路（計(jì)數(shù)器）中清零和使能控制的概念，以及同步清零、異步清零、同步置數(shù)、異步置數(shù)的區(qū)別。四、實(shí)驗(yàn)內(nèi)容1、用Verilog HDL設(shè)計(jì)同步二進(jìn)制加法計(jì)數(shù)器，并對(duì)其進(jìn)行功能仿真。2、用Verilog HDL設(shè)計(jì)加減可控的二進(jìn)制計(jì)數(shù)器，并對(duì)其進(jìn)行功能仿真。五、實(shí)驗(yàn)原理計(jì)數(shù)器是最常用的時(shí)序邏輯電路，從計(jì)算機(jī)

2、的微處理器地址發(fā)生器到頻率計(jì)都需要用到計(jì)數(shù)器。常見計(jì)數(shù)器有加法計(jì)數(shù)器和減法計(jì)數(shù)器。加法計(jì)數(shù)器時(shí)根據(jù)二進(jìn)制加法原理，每來一個(gè)脈沖計(jì)數(shù)值加1；減法計(jì)數(shù)器根據(jù)二進(jìn)制減法原理每來一個(gè)脈沖計(jì)數(shù)器值減1。同一計(jì)數(shù)器兼具有加法和減法功能，成為加減可控計(jì)數(shù)器或可逆計(jì)數(shù)器。六、實(shí)驗(yàn)步驟 1、認(rèn)真閱讀實(shí)驗(yàn)?zāi)康?、?nèi)容及要求，清楚實(shí)驗(yàn)的具體步驟。2、根據(jù)實(shí)驗(yàn)要求查閱相關(guān)學(xué)習(xí)資料，整理完成本實(shí)驗(yàn)任務(wù)的基本思路并完成實(shí)驗(yàn)的代碼編寫。3、邏輯功能代碼編寫：根據(jù)確定的實(shí)現(xiàn)方案，在軟硬件實(shí)驗(yàn)環(huán)境下，用VerilogHDl語(yǔ)言進(jìn)行可編程邏輯電路功能設(shè)計(jì)，完成程序代碼編寫。4、邏輯功能檢查：認(rèn)真分析所編寫代碼是否能夠?qū)崿F(xiàn)實(shí)驗(yàn)任務(wù)所

3、要求的功能，如果有不符合的地方，對(duì)代碼邏輯電路功能描述進(jìn)行修改，確認(rèn)正確進(jìn)入下一步。5、編譯并進(jìn)行代碼修改和完善：對(duì)編寫完成的代碼進(jìn)行編譯，并對(duì)編譯過程中出現(xiàn)的錯(cuò)誤進(jìn)行語(yǔ)法修改，直至編譯完全通過。6、功能仿真：建立波形文件，對(duì)所涉及時(shí)序電路進(jìn)行功能仿真，認(rèn)真分析時(shí)序所描述的功能與所要求的功能是否符合，如果不符合重復(fù)本部分規(guī)定的內(nèi)容或者程序中變量端口模塊的定義應(yīng)用是否正確等內(nèi)容，直至功能仿真完全正確。七、實(shí)驗(yàn)結(jié)果1、同步二進(jìn)制加法計(jì)數(shù)器文本輸入;波形圖：2、加減可控的二進(jìn)制計(jì)數(shù)器八、心得體會(huì)本次試驗(yàn)主要掌握和理解了時(shí)序電路的設(shè)計(jì)思路和設(shè)計(jì)方法，還復(fù)習(xí)了條件語(yǔ)句、always模塊、和寄存器型變量使

4、用方法，對(duì)常用時(shí)序邏輯中清零和使能控制有了初步的認(rèn)識(shí)，知道了同步清零、異步清零、同步置數(shù)、異步置數(shù)的區(qū)別。九、附錄：1、同步二進(jìn)制加法計(jì)數(shù)器module counter(q,cout,r,clk);output3:0 q;output cout;/進(jìn)位輸出input r,clk;reg3:0 q;reg cout;always (posedge clk)beginq=q+1; if(r) q=4b0000;else if(q=4b1111)cout=1;elsecout=0; endendmodule2、加減可控的二進(jìn)制計(jì)數(shù)器module plus_minus_counter(clk,r,q,cout1,cout2,plus,minus);/加減可控的二進(jìn)制計(jì)數(shù)器input clk,r,plus,minus;/plus做加法,minus做減法output 3:0q;output cout1,cout2;/cout1為進(jìn)位輸出，cout2為借位輸出reg 3:0q;reg cout1,cout2;always (posedge clk)beginif (r) q=4b00;else if(plus & minus)q=4b00;else if(plus) beginq=q+1;if(q=4b1111) cout1=1;else cout1=0;e