Verilog期末復(fù)習(xí)

1、精品好資料學(xué)習(xí)推薦Verilog期末復(fù)習(xí)v 考試內(nèi)容： 凡是課堂講過(guò)的內(nèi)容都有可能考 重點(diǎn)是對(duì)基本語(yǔ)法的掌握能力和實(shí)際應(yīng)用能力 本課件非考試大綱，切勿僅僅據(jù)此復(fù)習(xí)v 試題類型： 填空題：10空 20分 簡(jiǎn)答題：6道 36分 程序設(shè)計(jì)題：4道 44分復(fù)習(xí)內(nèi)容（一）v 各種數(shù)據(jù)類型及變量常量v 門級(jí)描述v 行為描述（包含多種分支語(yǔ)句）v 數(shù)據(jù)流級(jí)描述v 任務(wù)和函數(shù)的編寫v 系統(tǒng)任務(wù)的使用語(yǔ)法v 用戶自定義原語(yǔ)v 狀態(tài)機(jī)建模v 層次化建模及語(yǔ)法v 簡(jiǎn)單的Verilog HDL模塊編寫和測(cè)試Verilog HDL的級(jí)別劃分 系統(tǒng)級(jí)(system): 用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模 算法級(jí)(a

2、lgorithmic): 用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 RTL級(jí)(Register Transfer Level): 描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。 門級(jí)(gate-level): 描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級(jí)(switch-level): 描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。合法和非法標(biāo)識(shí)符合法的：非法的：shift_reg_a 34net bus263 2_m_pmos /不能用數(shù)字開頭_a_bus a*b_net /不能含有非字母符號(hào)* n263 /不能含有非字母符號(hào)Verilog 是大小寫敏感的。所謂標(biāo)識(shí)別符就是用戶為程序描述中

3、的Verilog 對(duì)象所起的名字。標(biāo)識(shí)符必須以英語(yǔ)字母（a-z, A-Z）起頭，或者用下橫線符（ _ ）起頭。其中可以包含數(shù)字、$符和下橫線符。特別標(biāo)識(shí)符是用 “”符開始，以空格符結(jié)束的標(biāo)識(shí)符。它可以包含任何可打印的ASCII字符。例如v 以下不正確的標(biāo)識(shí)符名稱是 Sad_66 32100 _a_bus initial /data_out Module 2_m_pmos存儲(chǔ)器 memory型變量存儲(chǔ)器 memory型用一個(gè)寄存器數(shù)組來(lái)對(duì)存儲(chǔ)器建模。格式: reg msb:lsb 存儲(chǔ)器名 upper1:lower1;如: reg 3:0 MyMem 63:0; / 64個(gè)四位寄存器組v 如果要

4、聲明一個(gè)存儲(chǔ)器變量，存儲(chǔ)單元大小為8位，一共2048個(gè)存儲(chǔ)單元，存儲(chǔ)單元名稱為mem,代碼描述為： reg 7:0 mem2047:0 舉例說(shuō)明數(shù)據(jù)類型的選擇module TADD(A, B, Sum1, Sum2, C，Sum3 ); iuput A， B， C； output Sum1， Sum2； inout Sum3；reg Sum1， Sum2； .endmodule module testbench；TADD T1(D1,D2,D3,D4,D5,D6)；v D1:wire/reg 線網(wǎng)或寄存器型D2: wire/reg線網(wǎng)或寄存器型v D3:wire線網(wǎng)型D4: wire線網(wǎng)型v

5、D5: wire/reg 線網(wǎng)或寄存器型v D6: wire線網(wǎng)型運(yùn)算符（操作符）及表達(dá)式v Verilog HDL中的運(yùn)算符可以分為下述類型： 算術(shù)運(yùn)算符：返回運(yùn)算結(jié)果 關(guān)系運(yùn)算符：返回邏輯值真假 相等運(yùn)算符：返回真假，=和！=只識(shí)別1和0，=和！=能嚴(yán)格識(shí)別01xz 邏輯運(yùn)算符：邏輯與或非，& | ！返回真假 按位運(yùn)算符：按位運(yùn)算，返回結(jié)果長(zhǎng)度與運(yùn)算前相同 縮減（歸約）運(yùn)算符：從左至右依次運(yùn)算，直至最后一位結(jié)果，所以最后結(jié)果為1位 移位運(yùn)算符：左移擴(kuò)位，右移長(zhǎng)度不變 條件運(yùn)算符：？：條件滿足輸出冒號(hào)前的式子，不滿足輸出冒號(hào)后的式子 拼接運(yùn)算符： 注意其中各位必須指明寬度三類時(shí)延值v 對(duì)于每

6、個(gè)時(shí)延定義，總共能夠指定三類時(shí)延值: 上升時(shí)延 下降時(shí)延 關(guān)閉時(shí)延assign # (rise, fall, turn-off) LHS = RHS_expr ;v 如果右端從非0向量變化到0向量，那么就使用下降時(shí)延。如果右端值到達(dá)z，那么使用下降時(shí)延；否則使用上升時(shí)延。 assign #4 Ask = Quiet | | Late; / One delay value. assign # (4,8) Ask = Quick ; / Two delay values. assign # (4,8,6) Arb = & DataBus; / Three delay values. Arb變?yōu)?的

7、時(shí)延是8; Arb變?yōu)?的時(shí)延是4。timescale使用舉例 timescale 1ns/100ps module AndFunc(Z,A,B); output Z; input A,B; and #(5.22,6.17) Al(Z,A,B);/規(guī)定了上升及下降時(shí)延值。 endmodulev 編譯器指令定義時(shí)延以ns為單位，并且時(shí)延精度為1/10ns（100ps）。過(guò)程性賦值v 過(guò)程性賦值分兩類： 阻塞性過(guò)程賦值=、非阻塞性過(guò)程賦值=v 過(guò)程性賦值是僅僅在initial語(yǔ)句或always語(yǔ)句內(nèi)的賦值，它只能對(duì)寄存器數(shù)據(jù)類型的變量賦值。表達(dá)式的右端可以是任何表達(dá)式。 . . . 連續(xù)性賦值與過(guò)

8、程性賦值比較過(guò)程賦值v 在always語(yǔ)句或initial語(yǔ)句內(nèi)出現(xiàn)，執(zhí)行與周圍其它語(yǔ)句有關(guān)v 驅(qū)動(dòng)寄存器regv 使用“=”或“=”賦值符號(hào)v 無(wú)assign關(guān)鍵詞連續(xù)賦值v 在一個(gè)模塊內(nèi)出現(xiàn)v 與其它語(yǔ)句并行執(zhí)行；在右端操作數(shù)的值發(fā)生變化時(shí)執(zhí)行v 驅(qū)動(dòng)線網(wǎng)wirev 使用“=”賦值符號(hào)v 有assign關(guān)鍵詞函數(shù)與任務(wù)的區(qū)別v (1)函數(shù)只能與主模塊共用同一個(gè)仿真時(shí)間單位，而任務(wù)可以定義自己的仿真時(shí)間單位。v (2)函數(shù)不能啟動(dòng)任務(wù)，而任務(wù)能啟動(dòng)其他任務(wù)和函數(shù)。v (3)函數(shù)至少要有一個(gè)輸入變量，而任務(wù)可以沒(méi)有或有多個(gè)任何類型的變量。v (4)函數(shù)返回一個(gè)值，而任務(wù)則不返回值v 函數(shù)的關(guān)鍵

9、詞是function;任務(wù)的關(guān)鍵詞是taskVerilog HDL中的循環(huán)語(yǔ)句和塊語(yǔ)句forever循環(huán)repeat循環(huán)while循環(huán)for 循環(huán)順序塊與并行塊運(yùn)行后下列變量A，B，C, D的二進(jìn)制值v reg 7：0 A, B，C；v wire D；v initialv B = 3hff；v initialv A= 8bz0； . A=zzzzzzz0,B=00000111,C=xxxxxxxx,D=z賦值時(shí)右式左式位數(shù)不匹配時(shí)：若左多右少，按低位配齊，高位補(bǔ)零處理，若賦值的最高位為x或z，則向前補(bǔ)齊若右多左少，按低位配齊，高位舍去處理課堂練習(xí)v 用門級(jí)結(jié)構(gòu)建模的方式描述下圖所示電路參考解答

10、module arch_model(D,A,B,C,Eout);input A,B,C,D;output Eout;wire A,B,C,D,Abar,Bbar,T1,T2,T3;not iv1(Abar,A), iv2(Bbar,B);and ad(T1,D,Abar);nor nr(T3,C,Bbar);xor xr(T2,A,Bbar);xnor xn(Eout,T1,T2,T3,C); endmodule 練習(xí)：運(yùn)用數(shù)據(jù)流建模描述下圖電路module FA _Df (A, B, Cin, Sum, Cout ) ;input A,B,Cin;output Sum,Cout;wire A

11、,B,c,d,e,f,Cin,Sum,Cout;assign c=AB;assign d=A&Cin;assign e=B&Cin;assign f=c&Cin;assign Sum=cCin;assign Cout=e|d|f;endmodule有限狀態(tài)機(jī)的分類v Moore FSM（摩爾有限狀態(tài)機(jī)） 特點(diǎn)：Moore FSM的輸出只與當(dāng)前狀態(tài)有關(guān) Moore FSM的描述方法：采用一個(gè)沿觸發(fā)的always語(yǔ)句及case語(yǔ)句。v Mealy FSM（米里有限狀態(tài)機(jī)） 特點(diǎn)：Mealy FSM的輸出與當(dāng)前狀態(tài)和輸入有關(guān)。 其中Mealy有限狀態(tài)機(jī)又可分為同步Mealy狀態(tài)機(jī)和異步Mealy狀態(tài)

12、機(jī)千萬(wàn)注意寫法！讀程序用國(guó)際圖形符號(hào)繪出門級(jí)結(jié)構(gòu)示意圖moduleflop(data,clock,clear,q,qb);input data,clock,clear;output q , qb;wire a,b,c,d,e,f,nclock,ndata;nand #10 nd1(a,data,clock,clear), nd2(b,ndata,clock), nd4(d,c,b,clear),nd5(e,c,nclock), nd6(f,d,nclock),nd8(qb,q,f,clear);nand#9nd3(c,a,d), nd7(q,e,qb);not #10 iv1(ndata,da

13、ta), iv2(nclock,clock);endmodule1在代碼timescale 1ns/100ps中，定義的仿真時(shí)間精度是_2 寫出在VLSI設(shè)計(jì)流程中，常用的一種Verilog語(yǔ)言仿真軟件的名稱3 assign#（4,6,8）Due=&DataBus；語(yǔ)句中，Due變?yōu)?的時(shí)延是_，Due變?yōu)?的時(shí)延是_4 十進(jìn)制數(shù)33用8位二進(jìn)制基數(shù)表示為_；用十六進(jìn)制基數(shù)表示為_5 模塊的端口有3中類型，分別是_6 如果要聲明一個(gè)儲(chǔ)存器變量，存儲(chǔ)單元大小為16位，一共4096個(gè)存儲(chǔ)單元，存儲(chǔ)單元名稱為ram_data,其代碼描述為：_7 VerilogHDL的規(guī)定中，內(nèi)置的多輸出門有兩種，分

14、別是_8 Verilog中，可以使用門時(shí)延定義內(nèi)置門中從任何輸入到其輸出的信號(hào)傳輸時(shí)延，一共有三類時(shí)延，分別是_9 常用的有限狀態(tài)機(jī)建模有兩種，分別是_10 在行為建模的always語(yǔ)句中，有兩種過(guò)程性賦值方式分別是（寫出名稱和符號(hào)）_11、調(diào)用模塊（實(shí)例化）有兩種端口連接方式，方法分別為_。12、常用的建模級(jí)別有_。13、行為級(jí)建模中使用_語(yǔ)句作為主要的建模語(yǔ)句。14、按語(yǔ)句的執(zhí)行順序來(lái)區(qū)分，Verilog HDL語(yǔ)句中有_兩種類語(yǔ)句塊。15、順序塊和并行塊使用兩種類型的塊語(yǔ)句。順序塊使用關(guān)鍵字_，而并行塊使用關(guān)鍵字_來(lái)表示。16、Verilog設(shè)計(jì)中可以把在多個(gè)地方都使用的部分程序編寫成_

15、，在需要的地方調(diào)用這些程序，以避免重復(fù)編碼。讀代碼timescale 1ns/10psModule Phase(Master_Clk, Slave_Clk);Output Master_Clk, Slave_Clk;reg Master_Clk;wire Slave_Clk;parameter ON=2, tOFF=3, tPHASE_DELAY=1;alwaysbegin #tON Master_Clk = 0; #tOFF Master_Clk = 1;EndAssing #tPHASE_DELAY Slave_Clk = Master_Clk;Endmodule結(jié)構(gòu)建模Module SADD(A,B,Sum1,Sum2