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1、電子科技大學(xué)實(shí)驗(yàn)報(bào)告學(xué)生姓名:任彥璟學(xué) 號(hào):2015040101018 指導(dǎo)教師:吉家成 米源 王華一、實(shí)驗(yàn)項(xiàng)目名稱:Verilog時(shí)序邏輯設(shè)計(jì)二、實(shí)驗(yàn)?zāi)康模赫莆者呇谼觸發(fā)器74x74、同步計(jì)數(shù)器74x163、4位通用移位寄存器74x194, 的工作原理。設(shè)計(jì)移位寄存器74x194設(shè)計(jì)3位最大序列長(zhǎng)度線性反饋移位寄存器(LFSRLin ear Feedback Shift Register)計(jì)數(shù)器。設(shè)計(jì)同步計(jì)數(shù)器74x163。三、實(shí)驗(yàn)內(nèi)容:1 設(shè)計(jì)邊沿D觸發(fā)器74x74。2. 設(shè)計(jì)通用移位寄存器74x194。3. 采用1片74x194和其它小規(guī)模邏輯門設(shè)計(jì) 3位LFSR計(jì)數(shù)器4. 設(shè)計(jì)4位同步
2、計(jì)數(shù)器74x163。四、實(shí)驗(yàn)原理:wlw4CUi L74x74邏輯電路圖74x194邏輯電路圖*315PCLOCK74*0274jS6RESET (load)wired吝s占 z siiritienX ehrft njgiiEtor CLKCIRSIsc-UH/nQDW1cocB08A1SRIM74X1M3位LFSR邏輯電路圖OKUJ-L74x163邏輯電路圖上圖的設(shè)計(jì)可以采用門級(jí)描述,也可以采用教材數(shù)字設(shè)計(jì)一原理與實(shí)踐 (第 4版)第525頁(yè)的表8-20中的行為描述五、實(shí)驗(yàn)器材(設(shè)備、元器件):PC機(jī)、Windows XR Anvyl 或 Nexys3開(kāi)發(fā)板、Xilinx ISE 14.7開(kāi)
3、發(fā)工具、Digile nt Adept下載工具。六、實(shí)驗(yàn)步驟:實(shí)驗(yàn)步驟包括:建立新工程,設(shè)計(jì)代碼與輸入,設(shè)計(jì)測(cè)試文件,設(shè)置仿真, 查看波形,約束與實(shí)現(xiàn)、生成流代碼與下載調(diào)試。module vr74x74(CLK, D, PR_L, CLR_L, Q, QN);碼及波形圖:1. D觸發(fā)器 的Verilog代碼源碼如下七、關(guān)鍵源代in put CLK, D, PR_L, CLR_L ; output Q, QN ;wire w1, w2, w3, w4 ;nand (w1, PR_L, w2, w4); nand (w2, CLR_L, w1, CLK);nand (w3, w2, CLK, w4
4、);nand (w4, CLR_L, w3, D);nand (Q, PR_L, w2, QN);nand (QN, Q, w3, CLR_L); en dmodulemodule vr74x74_tb;in itial begi nCLK = 0 ;/ I nputsPR_L= 1 ;reg CLK;CLR_L= 1 ;reg D;D = 0 ;reg PR_L;reg CLR_L;#4 D = 1 ;#2 D = 0 ;/ Outputs#8 D = 0 ;wire Q;#2 D = 1 ;wire QN;#13 CLR_L = 0 ;#10 CLR_L = 1 ;/ In sta nti
5、ate the Un it Un der Test#10 PR_L = 0 ;(UUT)#5 D= 0 ;vr74x74 uut (#10 PR_L = 1 ;.CLK(CLK),endD(D),always begi n PR_L(PR_L),#5 CLK = CLK ;CLR_L(CLR_L),end.Q(Q),QN(QN);en dmodule仿真結(jié)果如下圖所示檢查輸入輸出關(guān)系,設(shè)計(jì)無(wú)誤。2. 4位通用移位寄存器74x194源碼如下:modulean d( n5,S0,m1,QA);Vr74x194(CLK,CLR_L,LIN,RIN,S1,S0,A,B,C,D,(ian d( n6,S
6、0,S1,B);A,QB,QC,QD);an d( n7,mO,m1,QB);an d( n8,mO,S1,QC);in putCLK,CLR_L,LIN,RIN,S1,S0,A,B,C,DJoutput QA,QB,QC,QD ;an d( n9,S0,m1,QB);an d( n10,S0,S1,C);wire CLK_D ;an d( n11,mO,m1,QC);wire CLR_L_D ;an d( n12,m0,S1,QD);wire S1_L,S1_H;an d( n13,S0,m1,QC);wire S0_L,S0_H;an d( n14,S0,S1,D);wire QAN,QB
7、N,QCN,QDN ;an d( n15,m0,m1,QD);an d( n16,m0,S1, LIN);wireor(p1, n1, n2, n3,n 4);w1,w2,w3,w4,w5,w6,w7,w8,w9,w10;or(p2, n5, n6, n7,n 8);wireor(p3, n9, n10, n11, n12);w11,w12,w13,w14,w15,w16,w17,w18,w19,or(p4, n13, n14, n15, n16);w20;vr74x74buf(CLK_D,CLK);q1(CLK_D,p1,1b1,CLR_L_D,QA,QAN);buf(CLR_L_D,CLR
8、_L);vr74x74q2(CLK_D,p2,1b1,CLR_L_D,QB,QBN);n ot(m1,S1);vr74x74n ot(mO,SO);q3(CLK_D,p3,1b1,CLR_L_D,QC,QCN);vr74x74an d( n1,S0,m1,RIN);q4(CLK_D,p4,1b1,CLR_L_D,QD,QDN);an d( n2,S0,S1,A);and(n 3,m0,m1,QA);en dmodule測(cè)試文件:module vr74x194_tb;S1 = 0;SO = 0;/ I nputsA = 0;reg CLK;B = 0;reg CLR_L;C = 0;reg LI
9、N;D = 0;reg RIN;/ Wait 100 ns for global reset toreg S1;finishreg SO;#100;reg A;/ Add stimulus herereg B;CLR_L = 1 ;reg C;S1 = 0 ;reg D;S0 = 0 ; #100 ;/ OutputsS1 = 0 ;wire QA;S0 = 1 ;wire QB;RIN = 1 ;wire QC;#100 ;wire QD;S1 = 1 ;/ I nsta ntiate the Un it Un der Test (UUT)S0 = 1 ;Vr74x194 uut (A =
10、0 ;.CLK(CLK),B = 0 ;CLR_L(CLR_L),C = 0 ;丄 IN(LIN),D = 0 ;.RIN(RIN),#100 ;S1(S1),S1 = 1 ;.SO(SO),S0 = 0 ;A(A),LIN = 1 ;B(B),#100 ;C(C),S1 = 1 ;D(D),S0 = 1 ;QA(QA),A = 1 ;QB(QB),B = 1 ;QC(QC),C = 1 ;QD(QD)D = 1 ;);Endin itial begi nalways beg in/ I nitialize In puts#5 CLK = CLK ;CLK = 0;endCLR_L = 0;L
11、IN = 0;en dmodule仿真結(jié)果如下圖所示檢驗(yàn)輸入輸出結(jié)果正常,設(shè)計(jì)無(wú)誤3. 3位LFSR計(jì)數(shù)器源碼如下:module LFSR( CLK,RESET,X2,X1,X0); in put CLK,RESET;output X2,X1,X0;wire w1,w3,w6 ;Vr74x194 U1(.CLK(CLK),CLR_L(1b1), RIN(w6), S1(RESET), .S0(1b1), .A(1b1), B(1b0),C(1b0), D(1b0),QA(X2),QB(X1),QC(X0);xor (w3,X1,X0);n or (w1,X2,X1);xor (w6,w1,w3
12、);en dmodulemodule LFSR_tb;/ I nputsreg CLK;reg RESET;/ Outputswire X2;wire X1;wire X0;/ Instantiate the Unit Under Test (UUT) LFSR uut (CLK(CLK), RESET(RESET),X2(X2),.X1(X1),X0(X0);in itial begi n/In itialize In putsCLK = 0; RESET = 1;/ Wait 100 ns for global reset to finish #100;/ Add stimulus her
13、eRESET = 0 ;endalways begi n#5 CLK = CLK ;enden dmodule仿真結(jié)果如下圖所示檢驗(yàn)輸入輸出結(jié)果正常,設(shè)計(jì)無(wú)誤4. 74x163計(jì)數(shù)器源碼如下modulean d(w21,w20,w25);Vr74x163(CLK,CLR_L 丄 D_L,ENENT,D,Q,RCno t(w26,ENT);On or(w1, LD_L,CLR););n or(w2,w1,CLR);in put CLK,CLR_L,LD_L,ENENT;xor(w4,w25,QN0);in put3:0D;xor(w10,w9,QN1);output 3:0Q;xor(w16,w
14、15,QN2);output RCO;xor(w22,w21,QN3);wirean d(w3,w1,A); an d(w5,w2,w4);w1,w2,w3,w4,w5,w6,w7,w8,w9,w10;an d(w7,w1,B);wirean d(w11,w2,w10);w11,w12,w13,w14,w15,w16,w17,w18,w1an d(w13,w1,C);9,w20;an d(w17,w2,w16);wire w21,w22,w23,w24,w25,w26;an d(w19,w1,D);wire CK;an d(w23,w2,w22); or(w6,w3,w5);wire CLR;
15、or(w12,w7,w11);wire 3:0QN;or(w18,w13,w17);wire CLK1;or(w24,w19,w23);vr74x74 U1 (D0, CLK,1, CLR_L,Q0,buf(CLK1,CLK);QN0);vr74x74 U2 (D1, CLK,1, CLR_L,Q1,n ot(CLR,CLR_L);QN1);n ot(w8,QN0);vr74x74 U3 (D2, CLK,1, CLR_L,Q2,n or(w14,QN1,QN0);QN2);n or(w20,QN2,QN1,QN0);vr74x74 U4 (D3, CLK,1, CLR_L,Q3,an d(w
16、25,ENP,ENT);QN3);an d(w9,w8,w25);an d(w15,w14,w25);en dmodule/ Add stimulus hereCLR_L = 0 ;LD_L=1bx ;ENT :=1bx ;ENP :=1bx ;#20 ;CLR_L = 1 ;LD_L=0;ENT :=1bx ;ENP :=1bx ;D = 4b1111 ;#20 ;CLR_L = 1 ;LD_L=1;ENT :=0 ;ENP :=1bx ;#20 ;CLR_L = 1 ;LD_L=1;ENT :=1bx ;ENP :=0 ;#20 ;CLR_L = 1 ;LD_L=1;ENT :=1 ;EN
17、P :=1 ;endalways begi n#5 CLK = CLK ;end3位LFSR計(jì)數(shù)器頂層設(shè)計(jì)模塊module lfsr_8_ma in(in put CLK ,in put RESET ,output LED2 , LED1 , LEDO);wire CLK_1Hz ;cou nter_100M u1( CLK , CLK_1Hz );LFSR_8 u2(CLK_1Hz , RESET , LED2 , LED1 , LED0 );en dmodule仿真結(jié)果如下圖所示八、實(shí)驗(yàn)結(jié)論:邊沿D觸發(fā)器負(fù)跳沿觸發(fā)的主從觸發(fā)器工作時(shí),必須在正跳沿前加入輸入信 號(hào)。如果在CP高電平期間輸入端出現(xiàn)干擾信號(hào),那么就有可能使觸發(fā)器的狀態(tài) 出錯(cuò)。而邊沿觸發(fā)器允許在 CP觸發(fā)沿來(lái)到前一瞬間加入輸入信號(hào)。移位寄存器 D 2D 1D 0D為并行輸入端;3Q 2Q 1Q 0Q為并行輸出端;RS為右移串行 輸入端;LS為左移串行輸入端1S 0S為操作模式控制端;RC為直接無(wú)條件清零 端;CP為時(shí)鐘脈沖輸入端。74LS194有5種不同操作模式:并行送數(shù)寄存;右移 (方向由3QH0Q);左移(方向由OQH3Q);保持及清零。對(duì)于同步計(jì)數(shù)器,由于 時(shí)鐘脈沖同時(shí)作用于各個(gè)觸發(fā)器,克服了異步觸發(fā)器所遇到的觸發(fā)器逐級(jí)延遲問(wèn) 題,于是大大提高了計(jì)數(shù)器工作頻率, 各級(jí)觸發(fā)器輸出相差小,譯碼時(shí)能避免出 現(xiàn)尖峰;但
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