數(shù)字電子時鐘設(shè)計(jì)

1、黑龍江科技學(xué)院課程設(shè)計(jì)任務(wù)書一、設(shè)計(jì)題目： 二、設(shè)計(jì)的主要內(nèi)容： 指導(dǎo)教師： 日 期： 教師評語： 評閱成績： 評 閱 人： 日 期： 黑龍江科技學(xué)院課程設(shè)計(jì)任務(wù)書一、設(shè)計(jì)題目： 數(shù)字電子時鐘設(shè)計(jì) 二、設(shè)計(jì)的主要內(nèi)容：本課程設(shè)計(jì)完成了數(shù)字電子鐘的設(shè)計(jì)，數(shù)字電子鐘是一種用數(shù)字顯示秒、分、時的計(jì)時裝置，數(shù)字電子鐘走時精度高，穩(wěn)定性好，使用方便，不需要經(jīng)常調(diào)校，數(shù)字式電子鐘用秒脈沖發(fā)生器的精度穩(wěn)定保證了數(shù)字鐘的質(zhì)量。同時還兼容了鬧鐘功能、整點(diǎn)報時功能、和現(xiàn)實(shí)功能 指導(dǎo)教師： 日 期： 教師評語： 評閱成績： 評 閱 人： 日 期： 摘 要本課程設(shè)計(jì)完成了數(shù)字電子鐘的設(shè)計(jì)，數(shù)字電子鐘是一種用數(shù)字顯示秒

2、、分、時的計(jì)時裝置，數(shù)字電子鐘走時精度高，穩(wěn)定性好，使用方便，不需要經(jīng)常調(diào)校，數(shù)字式電子鐘用秒脈沖發(fā)生器的精度穩(wěn)定保證了數(shù)字鐘的質(zhì)量。同時還兼容了鬧鐘功能、整點(diǎn)報時功能、和現(xiàn)實(shí)功能 關(guān)鍵詞：數(shù)字電子時鐘，鬧鐘，整點(diǎn)報時，顯示第1章 數(shù)字電子時鐘概述本次設(shè)計(jì)以數(shù)字電子為主，實(shí)現(xiàn)對時、分、秒、星期數(shù)字顯示的計(jì)時裝置,周期為24小時，顯示滿刻度為23時59分59秒，并具有校時功能,報時功能,鬧鐘功能,整點(diǎn)報時功能的數(shù)字電子鐘。電路主要采用中規(guī)模CMOS集成電路。本系統(tǒng)的設(shè)計(jì)電路分計(jì)時調(diào)時模塊模塊、鬧鐘模塊模塊、正點(diǎn)報時模塊、顯示電路模塊等幾個部分。1.1 計(jì)時調(diào)時模塊計(jì)時功能：它是由兩個60進(jìn)制計(jì)數(shù)

3、器和一個24進(jìn)制計(jì)數(shù)器連接成的。構(gòu)成了時鐘正常的計(jì)時功能。當(dāng)?shù)竭_(dá)59秒鐘的時候，當(dāng)再來一個CP脈沖的時候，將自動進(jìn)位，使分針上加一。分針也是一樣。當(dāng)時針到達(dá)23點(diǎn)59分59秒的時候，當(dāng)再次來一個CP脈沖時候，又轉(zhuǎn)化為0點(diǎn)0分0秒。調(diào)時功能：控制鍵mode=0;當(dāng)調(diào)分sb為0的時候，調(diào)分有效，分針加一;當(dāng)調(diào)時sa為0的時候，調(diào)時有效，時針加一；數(shù)碼管上顯示計(jì)時的時間。（說明：此處調(diào)分功能的實(shí)現(xiàn)是在second即秒鐘內(nèi)實(shí)現(xiàn)的，當(dāng)調(diào)分=0時，向second模塊內(nèi)輸入一個脈沖信號，分針加一。調(diào)時功能實(shí)現(xiàn)也是如此。）注意：此次實(shí)驗(yàn)要求只用一個時鐘脈沖，所以我選擇了1024HZ的頻率。用1個分頻器實(shí)現(xiàn)了頻

4、率的分頻。圖形連接如下1.2 鬧鐘模塊正常定時功能：此時，應(yīng)該是mode=1（定時開關(guān)），即定時有效。此時與門才會輸入有效脈沖信號，定時開始，通過調(diào)分sb實(shí)現(xiàn)調(diào)分功能，通過調(diào)時sa實(shí)現(xiàn)調(diào)時功能。此處的定時功能和上面所說的調(diào)時功能實(shí)現(xiàn)的步驟基本類似。但是只有在控制鍵mode=1時，才能輸出定時時間，并且在數(shù)碼管上顯示我們所定的時間（秒針不算）。鬧鐘鳴叫：tsalarm（比較開關(guān)）不斷把所定時間與當(dāng)前時間進(jìn)行比較，當(dāng)?shù)竭_(dá)所定時間的時候，發(fā)出鳴叫，時間持續(xù)十秒鐘。1.3 整點(diǎn)報時模塊當(dāng)它到達(dá)59分51、53、55、57秒時，他發(fā)出四聲低音，當(dāng)?shù)竭_(dá)59分59秒時，發(fā)出一聲高音，起定點(diǎn)報時的功能，此處發(fā)

5、出高低不同的聲音是因?yàn)檩斎氲念l率不同。輸入1024HZ頻率的時候，發(fā)出高音。輸入512HZ頻率的時候，發(fā)出低音。1.4 顯示模塊它包括1個七段譯碼器、一個八進(jìn)制計(jì)數(shù)器和一個六選一的數(shù)據(jù)選擇器。當(dāng)mode=0時數(shù)碼管上顯示計(jì)時狀態(tài)，mode=1 時數(shù)碼管上顯示鬧鐘狀態(tài)。第2章 數(shù)字電子時鐘設(shè)計(jì)思想2.1 計(jì)時模塊內(nèi)部小模塊2.1.1 second模塊（秒60進(jìn)制）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second isport(clk,clr:in std_logic;sec

6、1,sec0:out std_logic_vector(3 downto 0);co:out std_logic);end second;architecture art of second isbeginprocess(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clr=1 thencnt1:=0000;cnt0:=0000;elsif clkevent and clk=1 thenif cnt1=0101 and cnt0=1001thenco=1;cnt1:=0000;cnt0:=0000;elsif c

7、nt01001thencnt0:=cnt0+1; co=0;elsecnt0:=0000;if cnt10101 then cnt1:=cnt1+1; co=0;elsecnt1:=0000;co=0;end if;end if;end if;sec1=cnt1;sec0=cnt0;end process;end art;2.1.2 minute0模塊（分60進(jìn)制）LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY minute0 IS PORT(en : INSTD_LOGIC; mi

8、n1,min0 :out std_logic_vector(3 downto 0);co: OUTSTD_LOGIC);END minute0;ARCHITECTURE art OF minute0 ISBEGIN Process (en)variable cnt1,cnt0:std_logic_vector(3 downto 0);begin if enevent and en=1 then if cnt1=0101and cnt0=1001then co=1; cnt1:=0000; cnt0:=0000; elsif cnt01001then cnt0:=cnt0+1; co=0; el

9、se cnt0:=0000; if cnt10101then cnt1:=cnt1+1;co=0; else cnt1:=0000; co=0; end if; end if; min1=cnt1; min0=cnt0; end if; end process;end art;2.1.3 hour模塊（小時60進(jìn)制）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour isport(en :in std_logic; h1,h0 :out std_logic_vector(3 d

10、ownto 0);end hour;architecture hour_arc of hour isbeginprocess(en)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif enevent and en=1thenif cnt1=0010and cnt0=0011thencnt0:=0000;cnt1:=0000;elsif cnt01001thencnt0:=cnt0+1;elsecnt0:=0000;cnt1:=cnt1+1;end if;end if;h1=cnt1;h0=cnt0;end process;end ho

11、ur_arc;2.2 naozhong內(nèi)部小模塊2.2.1 tsalarm模塊（鬧鐘比較響鈴）LIBRARY ieee;use ieee.std_logic_1164.all;ENTITY tsalarm IS PORT(amin1,amin0,ah1,ah0,sec1,sec0,min1,min0,h1,h0:in std_logic_vector(3 downto 0); clk :in std_logic; sound :OUT std_logic);END tsalarm;ARCHITECTURE art OF tsalarm ISBEGINprocess(clk,amin1,amin

12、0,ah1,ah0,sec0,min1,min0,h1,h0)beginif clkevent and clk=1then if min1=amin1 and min0=amin0 and h1=ah1 and h0=ah0 then if sec1=0000 and sec01001 then sound=1; else sound=0; end if; end if;end if; end process; end art;2.2.2 alarm模塊（選擇輸出給顯示模塊的端口）LIBRARY ieee;use ieee.std_logic_1164.all;ENTITY alarm IS

13、PORT(amin1,amin0,ah1,ah0,min1,min0,h1,h0 :in std_logic_vector(3 downto 0); mode :IN STD_LOGIC;a1,a0,b1,b0 :OUT std_logic_vector(3 downto 0);END alarm;ARCHITECTURE art OF alarm ISBEGIN Process (mode,min1,min0,h1,h0,amin1,amin0,ah1,ah0)begin if mode=0then a1=min1; a0=min0; b1=h1; b0=h0; else a1=amin1;

14、 a0=amin0; b1=ah1; b0=ah0; end if; end process;end art;2.2.3aminte0模塊LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY aminute0 IS PORT(en,mode : INSTD_LOGIC; min1,min0 :out std_logic_vector(3 downto 0);END aminute0;ARCHITECTURE art OF aminute0 ISBEGIN Process (en,mode)

15、variable cnt1,cnt0:std_logic_vector(3 downto 0);begin if enevent and en=1 thenif mode=1then if cnt1=0101and cnt0=1001then cnt1:=0000; cnt0:=0000; elsif cnt01001then cnt0:=cnt0+1; else cnt0:=0000; if cnt10101then cnt1:=cnt1+1; else cnt1:=0000; end if; end if; min1=cnt1; min0=cnt0; end if; end if; end

16、 process;end art;2.2.4 ahour模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ahour isport(en,mode :in std_logic; h1,h0 :out std_logic_vector(3 downto 0);end ahour;architecture hour_arc of ahour isbeginprocess(en,mode)variable cnt1,cnt0:std_logic_vector(3 downto 0);be

17、ginif enevent and en=1thenif mode=1thenif cnt1=0010and cnt0=0011thencnt0:=0000;cnt1:=0000;elsif cnt01001thencnt0:=cnt0+1;elsecnt0:=0000;cnt1:=cnt1+1;end if;end if;end if;h1=cnt1;h0=cnt0;end process;end hour_arc;2.3 xianshi 內(nèi)部小模塊2.3.1 sel模塊（8進(jìn)制計(jì)數(shù)器）library ieee;use ieee.std_logic_1164.all;use ieee.std

18、_logic_unsigned.all;entity sel is port(clk:in std_logic; q:out std_logic_vector(2 downto 0);end sel;architecture sel_arc of sel isbegin process(clk) variable cnt:std_logic_vector(2 downto 0); begin if clkevent and clk=1 then cnt:=cnt+1; end if; qqqqqqqqqqqqqqqqqqq=1111;end case;end process;end art;2

19、.3.4 fen 模塊（分頻器）library ieee;use ieee.std_logic_1164.all;entity fen isport(clk :in std_logic; q512,q1 :out std_logic);end fen;architecture fen_arc of fen isbeginprocess(clk)variable cnt:integer range 0 to 1023;begin if clkevent and clk=1 then if cnt1023 then cnt:=cnt+1; q1=0; else cnt:=0; q1=1; end if; end if;end process;process(clk)variable cnt:integer range 0 to 1;beginif clkevent and clk=1 thenif cnt1 thencnt:=cnt+1;q512=0;else cnt:=0;q512=1;end if;end if;