EDA技術(shù)與項(xiàng)目訓(xùn)練

1、共享知識(shí)分享快樂(lè) 盛年不重來(lái)，一日難再晨。及時(shí)宜自勉，歲月不待人。 EDA技術(shù)與項(xiàng)目訓(xùn)練課程試題庫(kù) 選擇題 1. 一個(gè)項(xiàng)目的輸入輸出端口是定義在。 A. 實(shí)體中B.結(jié)構(gòu)體中C.任何位置D.進(jìn)程體 2. 描述項(xiàng)目具有邏輯功能的是。 A. 實(shí)體B.結(jié)構(gòu)體 C.配置D.進(jìn)程 3. 關(guān)鍵字 ARCHITECTURE 定義的是。 A. 結(jié)構(gòu)體B.進(jìn)程 C.實(shí)體D.配置 4. MAXPLUSII中編譯VHDL源程序時(shí)要求。 A. 文件名和實(shí)體可以不同名B.文件名和實(shí)體名無(wú)關(guān) C.文件名和實(shí)體名要相同D.不確定 5. 1987標(biāo)準(zhǔn)的VHDL語(yǔ)言對(duì)大小寫是。 A. 敏感的B.只能用小寫C.只能用大寫D.不敏感

2、 6. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符描述正確的是。 A. 必須以英文字母開(kāi)頭B.可以使用漢字開(kāi)頭 C.可以使用數(shù)字開(kāi)頭D.任何字符都可以 7. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符描述正確的是。 A. 下劃線可以連用B.下劃線不能連用 C.不能使用下劃線D.可以使用任何字符 8. VHDL語(yǔ)言中變量定義的位置是。 A. 實(shí)體中中任何位置B.實(shí)體中特定位置 C.結(jié)構(gòu)體中任何位置 D.結(jié)構(gòu)體中特定位置 9. VHDL語(yǔ)言中信號(hào)定義的位置是。 A. 實(shí)體中任何位置B.實(shí)體中特定位置 C.結(jié)構(gòu)體中任何位置D.結(jié)構(gòu)體中特定位置 10. 變量是局部量可以寫在。 A.實(shí)體中B.進(jìn)程中 C.線

3、粒體D.種子體中 11. 變量和信號(hào)的描述正確的是。 A.變量賦值號(hào)是:= B.信號(hào)賦值號(hào)是:= C.變量賦值號(hào)是= D.二者沒(méi)有區(qū)別 12. 變量和信號(hào)的描述正確的是。 A.變量可以帶出進(jìn)程B.信號(hào)可以帶出進(jìn)程 C.信號(hào)不能帶出進(jìn)程D.二者沒(méi)有區(qū)別 13. 關(guān)于VHDL數(shù)據(jù)類型，正確的是。 A.數(shù)據(jù)類型不同不能進(jìn)行運(yùn)算B.數(shù)據(jù)類型相同才能進(jìn)行運(yùn)算 C.數(shù)據(jù)類型相同或相符就可以運(yùn)算D.運(yùn)算與數(shù)據(jù)類型無(wú)關(guān) 14. 使用STD_LOGIG_1164使用的數(shù)據(jù)類型時(shí)。 A.可以直接調(diào)用B.必須在庫(kù)和包集合中聲明 C.必須在實(shí)體中聲明D.必須在結(jié)構(gòu)體中聲明 15. 關(guān)于轉(zhuǎn)化函數(shù)正確的說(shuō)法是。 A.任何

4、數(shù)據(jù)類型都可以通過(guò)轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化B.只有特定類型的數(shù)據(jù)類型可以轉(zhuǎn)化 C.任何數(shù)據(jù)類型都不能轉(zhuǎn)化D.前面說(shuō)法都是錯(cuò)誤的 16. VHDL運(yùn)算符優(yōu)先級(jí)的說(shuō)法正確的是。 A.邏輯運(yùn)算的優(yōu)先級(jí)最高B.關(guān)系運(yùn)算的優(yōu)先級(jí)最高 C.邏輯運(yùn)算的優(yōu)先級(jí)最低D.關(guān)系運(yùn)算的優(yōu)先級(jí)最低 17. VHDL運(yùn)算符優(yōu)先級(jí)的說(shuō)法正確的是。 A. NOT的優(yōu)先級(jí)最高B. AND和NOT屬于同一個(gè)優(yōu)先級(jí) C. NOT的優(yōu)先級(jí)最低D.前面的說(shuō)法都是錯(cuò)誤的 18. VHDL運(yùn)算符優(yōu)先級(jí)的說(shuō)法正確的是。 A.括號(hào)不能改變優(yōu)先級(jí)B.不能使用括號(hào) C.括號(hào)的優(yōu)先級(jí)最低D.括號(hào)可以改變優(yōu)先級(jí) 19. 女口果 a=1,b=0，則邏輯表達(dá)式(

5、a AND b) OR( NOT b AND a )的值是。A. 0B. 1C. 2D.不確定 20. 關(guān)于關(guān)系運(yùn)算符的說(shuō)法正確的是。 A.不能進(jìn)行關(guān)系運(yùn)算B.關(guān)系運(yùn)算和數(shù)據(jù)類型無(wú)關(guān) C.關(guān)系運(yùn)算數(shù)據(jù)類型要相同D.前面的說(shuō)法都錯(cuò)誤 21. 轉(zhuǎn)換函數(shù)TO_BITVECTOR(A)的功能是。 A.將 STDLOGIC_VECTOR 轉(zhuǎn)換為 BIT_VECTOR B.將 REAL 轉(zhuǎn)換為 BIT_VECTOR C.將 TIME 轉(zhuǎn)換為 BIT_VECTOR 22. VHDL中順序語(yǔ)句放置位置說(shuō)法正確的是 A.可以放在進(jìn)程語(yǔ)句中 C.不能放在任意位置 23. 不屬于順序語(yǔ)句的是 A. IF語(yǔ)句 D.前

6、面的說(shuō)法都錯(cuò)誤 。 B. 可以放在子程序中 D.前面的說(shuō)法都正確 。 B. LOOP語(yǔ)句 C. PROCESS 語(yǔ)句D. CASE 語(yǔ)句 24. 正確給變量X賦值的語(yǔ)句是。 A. X=A+B; C. X=A+B; 25. EDA的中文含義是 A.電子設(shè)計(jì)自動(dòng)化 C.計(jì)算機(jī)輔助教學(xué) 26. 可編程邏輯器件的英文簡(jiǎn)稱是 B. X:=A+b; D.前面的都不正確 B.計(jì)算機(jī)輔助計(jì)算 D.計(jì)算機(jī)輔助制造 A. FPGA B. PLA C. PALD. PLD 27.現(xiàn)場(chǎng)可編程門陣列的英文簡(jiǎn)稱是 A. FPGAB. PLA C. PALD. PLD 38. 基于下面技術(shù)的 PLD器件中允許編程次數(shù)最多的

7、是 A. FLASHB. EEROM C. SRAMD. PROM 39. 在EDA中，IP的中文含義是。 A.網(wǎng)絡(luò)供應(yīng)商B.在系統(tǒng)編程 C. 沒(méi)有特定意義D.知識(shí)產(chǎn)權(quán)核 40. 女口果a=1,b=1，則邏輯表達(dá)式（a XOR b） OR （ NOT b AND a ）的值是 A. 0B. 1C. 2D.不確定 41. 執(zhí)行下列語(yǔ)句后 Q的值等于。 SIGNAL E: STD_LOGIC_VECTOR (2 TO 5); SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2); E 1 , 4= 0 , OTHERS= 1 ); QE (2), 4=E (3), 5=

8、1 , 7=E (5), OTHERS=E (4); A.“11011011”B. “00101101” C. “11011001” D.“00101100” 42. MAXPLUSII不支持的輸入方式是。 A.文本輸入B.原理圖輸入 C.波形輸入D.矢量輸入 43. MAXPLUSII中原理圖的后綴是。 A. DOCB. GDF C. BMPD. JIF 44. 在一個(gè)VHDL設(shè)計(jì)中Idata是一個(gè)信號(hào)，數(shù)據(jù)類型為std_logic_vector，試指出下面那個(gè) 賦值語(yǔ)句是錯(cuò)誤的。 A.id ata =“ 00001111 ”；B.idata = b” 0000_1111 ”； C.idat

9、a = X” AB”D. idata ”不是操作符號(hào)，它只相當(dāng)與作用。 A. IFB. THENC. ANDD. OR 54. 下列關(guān)于信號(hào)的說(shuō)法不正確的是。 A .信號(hào)相當(dāng)于器件內(nèi)部的一個(gè)數(shù)據(jù)暫存節(jié)點(diǎn)。 B. 信號(hào)的端口模式不必定義，它的數(shù)據(jù)既可以流進(jìn)，也可以流出。 C. 在同一進(jìn)程中，對(duì)一個(gè)信號(hào)多次賦值，其結(jié)果只有第一次賦值起作用。 D. 信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用。 55. 下面哪一個(gè)可以用作 VHDL中的合法的實(shí)體名。 A. ORB. VARIABLEC. SIGNALD. OUT1 56. 下列關(guān)于變量的說(shuō)法正確的是 A. 變量是一個(gè)局部量，它只能在進(jìn)程和子程序中使用。 B

10、. 變量的賦值不是立即發(fā)生的，它需要有一個(gè)3延時(shí)。 C. 在進(jìn)程的敏感信號(hào)表中，既可以使用信號(hào)，也可以使用變量。 D. 變量賦值的一般表達(dá)式為：目標(biāo)變量名NULL ;語(yǔ)句。 C. CASE語(yǔ)句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語(yǔ)句出現(xiàn) D. CASE語(yǔ)句執(zhí)行必須選中，且只能選中所列條件語(yǔ)句中的一條。 58. VHDL中，為目標(biāo)變量賦值符號(hào)是。 A. =:B. =C. 再加敏感信號(hào)，否則則是 A. =B. :=C. = 66. 在VHDL中，含 WAIT語(yǔ)句的進(jìn)程 PROCESS的括弧中 非法的。 A.可以B.不能 C.必須D.有時(shí)可以 67 在 MAX+PLUSII 集成環(huán)境

11、下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要作用是 A.綜合B.編譯 C.仿真 D.被高層次電路設(shè)計(jì)調(diào)用 68. 執(zhí)行下列語(yǔ)句后Q的值等于 SIGNAL E: STD_LOGIC_VECTOR (2 TO 5); SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2); E 0 , 4= 0 , OTHERS= 1 ); QE (2), 4=E (3), 5= 1 , 7=E (5), OTHERS=E (4); A.“11011011”B. “00110100”C. “11011001” D.“00101100” 69. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中

12、的一種表示轉(zhuǎn)化成另一 種表示的過(guò)程；在下面對(duì)綜合的描述中，是錯(cuò)誤的。 A. 綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表 文件； B. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束； C. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這 種映射關(guān)系不是唯一的。 D. 綜合是純軟件的轉(zhuǎn)換過(guò)程，與器件硬件結(jié)構(gòu)無(wú)關(guān)； 70. 以下對(duì)于進(jìn)程 PROCESS的說(shuō)法，正確的是：。 A. 進(jìn)程之間可以通過(guò)變量進(jìn)行通信 B. 進(jìn)程內(nèi)部由一組并行語(yǔ)句來(lái)描述進(jìn)程功能 C. 進(jìn)程語(yǔ)句本身是并行語(yǔ)句 D. 一個(gè)進(jìn)程可以同時(shí)

13、描述多個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯 71. VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體(電路模塊)包括實(shí)體與結(jié)構(gòu)體兩部 分，結(jié)構(gòu)體描述。 A 器件外部特性； B .器件的內(nèi)部功能； C.器件的綜合約束； E. 器件外部特性與內(nèi)部功能。 72下列標(biāo)識(shí)符中，是不合法的標(biāo)識(shí)符。 A. StateOB. 9moo n C. Not_Ack_0D. sig nail 73. 在VHDL中不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元。 A.信號(hào) B.常量 C.數(shù)據(jù) D.變量 74. 在VHDL中，為定義的信號(hào)賦初值，應(yīng)該使用符號(hào)。 A. = :B. = C. :=D. = 75在VHDL中，一個(gè)設(shè)計(jì)實(shí)體可以擁有一

14、個(gè)或多個(gè) A.設(shè)計(jì)實(shí)體B.結(jié)構(gòu)體 C.輸入D.輸出 76.在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯位STD_LOGIC 的數(shù)據(jù)類型中是用 表示的。 小寫字母和數(shù)字 B.大寫字母數(shù)字C.大或小寫字母和數(shù)字D.全部是數(shù) 77. 78. A. 執(zhí)行 MAX+PLUSII 的 create default symbol 在VHDL中，條件信號(hào)賦值語(yǔ)句 命令，可以為設(shè)計(jì)電路建立一個(gè)元件符號(hào)。 B. simulator C. compilerD. WHEN ELSE屬于語(yǔ)句。 timi ng an alyzer 79. 并行和順序B.順序C.并行 在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)S

15、TD_LOGIC有 2B. 3 D. A . D. 80. 一個(gè)能為VHDL綜合器接受，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整的 為 不存在的 種邏輯值。 C. 9 VHDL程序成 A.設(shè)計(jì)輸入 B.設(shè)計(jì)輸出C.設(shè)計(jì)實(shí)體 D.設(shè)計(jì)結(jié)構(gòu) EDA技術(shù)與項(xiàng)目訓(xùn)練課程試題庫(kù) 填空題 (一) 在下面橫線上填上合適的vhdl關(guān)鍵詞，完成2選1多路選擇器的設(shè)計(jì)。 library ieee; use ieee.std _lo gic_1164.all; 1 mux21 is port(sel:i n std_logic; a,b:in std_logic; q: out std_logic ); end mux21

16、; 2 bhv of mux21 is begin q=a whe n sel= 1 else b; end bhv; （二）在下面橫線上填上合適的語(yǔ)句，完成bcd-7段led顯示譯碼器的設(shè)計(jì) library ieee ; use ieee.std_logic_1164.all; en tity bcd_7seg is port( bcd_led : in std_logic_vector(3 dow nto 0); ledseg : out std_logic_vector(6 dow nto 0); end bcd_7seg; architecture behavior of bcd_7s

17、eg is begin process(bcd_led) 3 if bcdl_l ed=0000 then ledseg=0111111; elsif beded=0001 then ledseg=0000110; elsif bcd_led=0010 then ledseg= elsif bcd_led=0011 then ledseg=1001111; elsif bcd_led=0100 then ledseg=1100110; elsif bcd_led=0101 then ledseg=1101101; elsif beded=0110 then ledseg=1111101; el

18、sif bcd_led=0111 then ledseg=0000111; elsif bcd_led=1000 then ledseg=1111111; elsif beded=1001 then ledseg=1101111; else ledseg=5; end if;end process;end behavior; (三) 在下面橫線上填上合適的語(yǔ)句，完成數(shù)據(jù)選擇器的設(shè)計(jì)。 library ieee; use ieee.std _lo gic_1164.all; en tity mux16 is port( d0, d1, d2, d3: in std_logic_vector(15

19、 downto 0); 6dow nto 0); sel:in std_logic_vector( y:out std_logic_vector(15 dow nto 0); en d; architecture one of mux16 is begin with 7 select y = d0 when 00, di when 01, d2 whe n 10, d3 whe n 8 end; (四) 在下面橫線上填上合適的語(yǔ)句，完成jk觸發(fā)器的設(shè)計(jì)。 說(shuō)明：設(shè)計(jì)一個(gè)異步復(fù)位/置位jk觸發(fā)器，其真值表如下： library ieee; use ieee.std_logic_1164.all;

20、 en tity jkffl is port (pset,clr,clk,j,k: in std_logic; q: out std_logic); end jkff1; architecture maxpld of jkff1 is signal temp:std_logic; begin process(pset,clr,clk) begin if (pset=0a nd clr=1 ) the n temp=1; elsif (pset=1a nd clr=0 ) then temp=0; elsif (pset=0and clr=0 ) then null; 9 (clkeve nt

21、and clk=1) the n 10 (j=0 and k=0) then temp=temp; elsif (j=0 and k=1) then temp=0; elsif (j=1 and k=0) then temp=1; elsif (j=1 and k=1) then temp=11 end ; end if;end if; end process;q=temp; (五) 在下面橫線上填上合適的語(yǔ)句，完成計(jì)數(shù)器的設(shè)計(jì)。 說(shuō)明：設(shè)電路的控制端均為高電平有效，時(shí)鐘端clk,電路的預(yù)置數(shù)據(jù)輸入端為4位d，計(jì)數(shù) 輸出端也為4位q，帶同步始能en、異步復(fù)位clr和預(yù)置控制ld的六進(jìn)制減法計(jì)數(shù)

22、器。 library ieee; use ieee.std _lo gic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_ un sig ned.all; en tity cnt6 is port(e n, clr,ld,clk:in std_logic; d: in std_logic_vector(3 dow nto 0); q:out std_logic_vector(3 dow nto 0); end cn t6; architecture beha of cnt6 is sig nal qtemp:std_log

23、ic_vector(3 dow nto 0); begin process(clk,clr,ld) begin if clr=1 the nqtemp=0000; -clr=1 清零 卑微如螻蟻、堅(jiān)強(qiáng)似大象 elsif (clkeve nt and clk=1) the n 判斷是否上升沿 if ld=1 the n qtemp= -判斷是否置位 12 the n qtemp= 13 elsif en=1 -判斷是否允許計(jì)數(shù) 等于0，計(jì)數(shù)值置 if qtemp=0000 then 5 else qtemp= 值減1 14 -否則，計(jì)數(shù) end if; q=qtemp; end if; end

24、process; end if; beha; （六）在下面橫線上填上合適的語(yǔ)句，完成狀態(tài)機(jī)的設(shè)計(jì)。 說(shuō)明：設(shè)計(jì)一個(gè)雙進(jìn)程狀態(tài)機(jī)，狀態(tài)0時(shí)如果輸入” 10”則轉(zhuǎn)為下一狀態(tài), end 否則輸 -定義4個(gè)狀態(tài) -定義兩 -主控時(shí)序 15 ;-異步 出”1001”；狀態(tài)1時(shí)如果輸入” 11”則轉(zhuǎn)為下一狀態(tài)， 否則輸出” 0101”；狀態(tài)2時(shí)如果 輸入” 01”則轉(zhuǎn)為下一狀態(tài)，否則輸出” 1100”；狀態(tài) 3時(shí)如果輸入” 00”則轉(zhuǎn)為狀態(tài) 0， 否則輸出” 0010”。復(fù)位時(shí)為狀態(tài) 0。 library ieee; use ieee.std _lo gic_1164.all; use ieee.std_

25、logic_ un sig ned.all; en tity moore1 is port (data in: in std_logic_vector(1 dow nto 0); clk, rst:in std_logic; q: out std_logic_vector(3 dow nto 0); en d; architecture one of moore1 is type st_type is (st0, st1, st2, st3); signal cst, nst: st_type; 個(gè)信號(hào)(現(xiàn)態(tài)和次態(tài)) sig nal q1:std_logic_vector(3 dow nto

26、0); begin reg: process(clk, rst) 進(jìn)程 begin if rst=1 the ncst= 復(fù)位為狀態(tài)0 elsif clkeve nt and clk=1 the n -現(xiàn)態(tài) cst if datain=10 then nst=st1; else nst=st0; q1 if data in=11 the n n st=st2; else n st=st1; q1 if data in=01 the n n st=st3; else n st=st2; q1 if datain=00 then nst=st0; else nst=st3; q1=0010; en

27、d if; 17; end process; q=q1; en d; (七) 在下面橫線上填上合適的語(yǔ)句，完成減法器的設(shè)計(jì)。 由兩個(gè)1位的半減器組成一個(gè)1位的全減器 -1位半減器的描述 library ieee; use ieee.std _lo gic_1164.all; en tity half_sub is port(a,b : in std_logic; diff,cout : out std_logic); end half_sub; architecture art of half_sub is begin cout=18;-借位 diff=19;-差 end ; -1位全減器描述

28、 library ieee; use ieee.std _lo gic_1164.all; en tity falf_sub is port(a,b,cin: in std_logic; diff,cout : out std_logic); end falf_sub; architecture art of falf_sub is comp onent half sub port(a,b : in std_logic; diff,cout : out std_logic); end comp onent; 20 t0,t1,t2:stdogic; begin u1: half_sub por

29、t map(a,b, u2: half_sub port map(t0, cout=24 21 22 ，; 23 ,t2); end ; （八）在下面橫線上填上合適的語(yǔ)句，完成分頻器的設(shè)計(jì) 說(shuō)明：占空比為1： 2的8分頻器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_ un sig ned.all; en tity clkdiv8_1to2 is port(clk:i n std_logic; clkout:out std_logic ); end clkdiv8_1to2; architecture two of

30、 clkdiv8_1to2 is sig nal cn t:std_logic_vector(1 dow nto 0); sig nal ck:std_logic; begin process(clk) begin if risin g_edge(25) the n if cnt=11 then cnt=00; ck=26; else cn t=27; end if; end if; clkout=ck; end process; en d; （九）在下面橫線上填上合適的語(yǔ)句，完成60進(jìn)制減計(jì)數(shù)器的設(shè)計(jì) library ieee; use ieee.std_logic_1164.all; us

31、e ieee.std_logic_ un sig ned.all; en tity count is port(clk: in std_logic; h,l: out std_logic_vector(3 dow nto 0) ); end count; architecture bhv of count is begin process(clk) variable hh,ll: std_logic_vector(3 dow nto 0); begin if clkeve nt and clk=1 the n if ll=0 and hh=0 then hh:=0101; ll:=1001;

32、elsif ll=0 the n ll:= 28 hh:= 29 else ll:= 30 end if; end if; h=hh; l=ll; end process; end bhv; （十）在下面橫線上填上合適的語(yǔ)句，完成4-2優(yōu)先編碼器的設(shè)計(jì) library ieee; use ieee.std _lo gic_1164.all; en tity code4 is port(a,b,c,d : in std_logic; y0,y1 : out std _lo gic); end code4; architecture code4 of code4 is sig nal ddd:st

33、d_logic_vector(3 dow nto 0); sig nal q:std_logic_vector( 31 dow nto 0); begin 32 ddd= process(ddd) begin if (ddd(0)=0) the nq = 11; elsif (ddd(1)=0) the nq = 10; elsif(ddd(2)=0) the nq=01; elseq = 00; end if; 33 y1=q(0); y0=q(1); end code4; （十一）在下面橫線上填上合適的語(yǔ)句，完成 library ieee; use ieee.std _lo gic_116

34、4.all; 10位二進(jìn)制加法器電路的設(shè)計(jì)。 use ieee.std_logic 34 .all; en tity adder1 is port(a,b:i n std_logic_vector(9 dow nto 0); cout:out std_logic; sum:out std_logic_vector(9 dow nto 0); en d; architecture jg of adder1 is dow nto 0); sig nal atemp: std_logic_vector(10 dow nto 0); sig nal btemp: std_logic_vector(10

35、 dow nto 0); sig nal sumtemp: std_logic_vector( 35 begin atemp= 0 btemp= 0 sumtemp= 36 sum=sumtemp(9 downto 0); cout= 37; end jg; （十二）在下面橫線上填上合適的語(yǔ)句，完成移位寄存器的設(shè)計(jì)。 說(shuō)明：8位的移位寄存器，具有左移一位或右移一位、并行輸入和同步復(fù)位的功能。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_ un sig ned.all; use ieee.std_logic_arit

36、h.all; en tity shifter is port(data :in std_logic_vector(7 dow nto 0); clk:in std_logic; shiftleft , shiftright:in stdogic; reset: in std_logic; mode:i n std_logic_vector(1 dow nto 0); qout:buffer std_logic_vector(7 dow nto 0); end shifter; architecture art of shifter is begin process begin -等待上升沿 -

37、同步復(fù)位 -右移一位 -左移一位 -不移，并行輸入 38 (risi ng_edge(clk); if reset=1 then qoutqoutqoutqoutn ull; 42; end if; end process; end art; (十三)在下面橫線上填上合適的語(yǔ)句，完成計(jì)數(shù)器的設(shè)計(jì)。 說(shuō)明：設(shè)計(jì)一個(gè)帶有異步復(fù)位和時(shí)鐘使能的一位八進(jìn)制加法計(jì)數(shù)器(帶進(jìn)位輸出端) library ieee; use ieee.std _lo gic_1164.all; use ieee.std_logic_ un sig ned.all; en tity cnt8 is port (clk,rst,e

38、n : in std_logic; cq : out std_logic_vector( 43dow nto 0); cout : out std_logic ); end cn t8; architecture behav of cnt8 is begin process(clk, rst, en) 44 cqi : std_logic_vector(2 dow nto 0); begin if rst = 1then cqi :=“ 000 ”； 45clkeve nt and clk=1 the n if en = 1 the n if cqi 111 the ncqi :=46; el

39、se cqi :=47; end if; end if; end if; if cqi = 111 then cout = 1; else cout = 0; end if; cq = cqi; end process; end behav; (十四)在下面橫線上填上合適的語(yǔ)句，完成序列信號(hào)發(fā)生器的設(shè)計(jì)。 說(shuō)明：已知發(fā)送信號(hào)為”10011010；要求以由高到低的序列形式一位一位的發(fā)送，發(fā)送開(kāi)始 前及發(fā)送完為低電平。 library ieee; use ieee.std _lo gic_1164.all; en tity xulie is port (res, clk: in std_logic

40、; y: out std_logic ); en d; architecture arch of xulie is sig nal reg:std_logic_vector(7 dow nto 0); begin process(clk, res) begin if(clk event and clk= 1 ) then if res= 1 the n y= 0 ;g=48;-同步復(fù)位，并加載輸入 else y=49;-高位輸出 reg= 50;-左移，低位補(bǔ)0 end if; end if; end process; en d; （十五）在下面橫線上填上合適的語(yǔ)句，完成數(shù)據(jù)選擇器的設(shè)計(jì)。 說(shuō)

41、明：采用元件例化的設(shè)計(jì)方法，先設(shè)計(jì)一個(gè)2選1多路選擇器，再使用3個(gè)2選1多路選 擇器構(gòu)成一個(gè)4選1多路選擇器。 library ieee;-2選1多路選擇器的描述 use ieee.std _lo gic_1164.all; en tity mux21 is port(a,b,sel: in std_logic; y : out std_logic); end mux21; architecture art of mux21 is begin y=a whe n sel=0 else b; end ; library ieee;-4選1多路選擇器的描述 use ieee.std _lo gic

42、_1164.all; en tity mux41 is port(a,b,c,d : in std_logic; s1,s2 : in std_logic; y:out std_logic); en d; architecture art of mux41 is comp onent mux41 port(a,b,sel : in std_logic; y : out std_logic); end comp onent; 51 y1,y2:std_logic; begin u1: mux21 port map(a,b,s1,52); u2: mux21 port map(c,d, 52,y2

43、); u2: mux21 port map(y1,y2,54,y); end ; (十六)在下面橫線上填上合適的語(yǔ)句，完成8位奇偶校驗(yàn)電路的設(shè)計(jì)。 library ieee; use ieee.std _lo gic_1164.all; en tity pc is port ( a : in std_logic_vector(7 dow nto 0); y : out std_logic ); end pc; architecture a of pc is begin process(a). variable tmp: std_logic; begin tmp 55O; for i in 0

44、to 7 loop tmp:= 56; end loop; y=57; end process; en d; (十七)在下面橫線上填上合適的語(yǔ)句，完成一個(gè)邏輯電路的設(shè)計(jì), 其布爾方程為 y=(a+b)(c O d)+(b f). LIBRARY ieee; USE ieee.stdo gic_1164.ALL; ENTITY comb IS PORT(a, b,c,d,e,f,: IN stdogic; y: OUT std_logic); END comb; ARCHITECTURE one OF comb IS BEGIN y pout pout pout pout pout pout p

45、out pout pout pout pout=0000000000; END CASE; END IF; END PROCESS; END; (十九)在下面橫線上填上合適的語(yǔ)句，完成下降沿觸發(fā)的 LIBRARY ieee; USE ieee.stdo gic_1164.ALL ; ENTITY dff IS PORT(d,clk:IN std_logic; q, qb: OUT std_logic); END dff; ARCHITECTURE behave OF dff IS BEGIN PROCESS(clk) BEGIN IF 61 AND clkeve nt THEN q =62;

46、qb=not d; END IF; END PROCESS; END behave; (二十)在下面橫線上填上合適的語(yǔ)句，完成移位寄存器的設(shè)計(jì)。 說(shuō)明：4位串入-串出移位寄存器有有1個(gè)串行數(shù)據(jù)輸入端( (do )和1個(gè)時(shí)鐘輸入端(clk) LIBRARY ieee; USE ieee.stdo gic_1164.ALL; ENTITY siso IS PORT(di: IN std_logic; clk:IN std_logic; do:OUT stdo gic); END siso; ARCHITECTURE a OF siso IS SIGNAL q: std_logic_vector(3

47、 DOWNTO 0); BEGIN PROCESS(clk,di) BEGIN IF clk event AND clk= 1 THEN q(0)=63; for 64 loop q(i)=65; END IF; END PROCESS; do=q(3); d觸發(fā)器的設(shè)計(jì)。 di）、1個(gè)串行數(shù)據(jù)輸出輸出端 END a; (二一)在下面橫線上填上合適的語(yǔ)句，完成同步22進(jìn)制計(jì)數(shù)器的設(shè)計(jì)。 LIBRARY ieee; USE ieee.stdo gic_1164.ALL; USE ieee.std_logic_ un sig ned.ALL; ENTITY coun ter22 IS PORT(

48、clk: IN std_logic; ch, c: OUT std_logic; qb1, qa1: OUT stdo gic_vector(3 DOWNTO 0); END; ARCHITECTURE behav OF cou nter22 IS SIGNAL qb, qa: std_logic_vector(3 DOWNTO 0); SIGNAL cin: std_logic; BEGIN qb1=qb; qa1=qa; PROCESS(clk) BEGIN IF clkeve nt AND clk=1 THEN IF (qa= 66) OR (qb=2 AND qa=1) THEN qa

49、=0000; cin=0; ELSIF qa=67THEN ci n=1; qa=qa+1; ELSE qa=68; cin=0; END IF; END IF; END PROCESS; PROCESS(ci n, clk) BEGIN IF clkeve nt AND clk=1 THEN IF (qb=2 AND qa=1) THEN qb= 69; c=1; ELSE c=70; END IF; IF cin=1 THEN qb= 71; END IF; END IF; END PROCESS; ch=ci n; END; (二十二)在下面橫線上填上合適的語(yǔ)句，完成一個(gè)“0111111

50、0”列發(fā)生器的設(shè)計(jì)。 LIBRARY ieee; USE ieee.stdo gic_1164.ALL; USE ieee.std_logic_ un sig ned.ALL; USE ieee.std_logic_arith.ALL; ENTITY sen qgen IS PORT(clk,clr,clock:IN std_logic; zo:OUT std_logic); END; ARCHITECTURE art OF sen qge n IS SIGNAL coun t:std_logic_vector(2 DOWNTO 0); SIGNAL z:std_logic:=0; BEGIN

51、 PROCESS(clk,clr) BEGIN IF clr=1 THEN coun t=000; ELSE IF clk=1 AND clkeve nt THEN IF cou nt=72 THEN coun t=000; ELSE coun tzzzzzzzz= 73; END CASE; END PROCESS; PROCESS(clock,z) BEGIN IF clock=1 AND clockeve nt THEN zo= 74; END IF; END PROCESS; “01111110”列信號(hào)檢測(cè)器的設(shè)計(jì)。 END art; (二十三)在下面橫線上填上合適的語(yǔ)句，完成一個(gè) L

52、IBRARY ieee; USE ieee.stdo gic_1164.ALL; ENTITY detect IS PORT( dataNIN std_logic; clk:IN std_logic; q:BUFFER stdo gic); END detect; ARCHITECTURE art OF detect IS type statetype IS (s0,s1,s2,s3,s4,s5,s6,s7,s8); BEGIN PROCESS(clk) VARIABLE 75:76; BEGIN q IF dataIN=0 THEN prese nt_state:=s1; ELSE pres

53、e nt_state:=sO; END IF; WHEN s1= IF dataIN=1 THEN prese nt_state:=s2; ELSE prese nt_state:=s1; END IF; WHEN s2= IF dataIN=1 THEN prese nt_state:=s3; ELSE prese nt_state:=s1; END IF; WHEN s3= IF dataIN=1 THEN prese nt_state:=s4; ELSE prese nt_state:=s1; END IF; WHEN s4= IF dataIN=1 THEN prese nt_stat

54、e:=s5; ELSE prese nt_state:=s1; END IF; WHEN s5= IF dataIN=1 THEN prese nt_state:=s6; ELSE prese nt_state:=s1; END IF; WHEN s6= IF dataIN=1 THEN prese nt_state:=s7; ELSE prese nt_state:=s1; END IF; WHEN s7= IF dataIN=0 THEN prese nt_state:=s8; q IF dataIN=0 THEN prese nt_state:=77; ELSE prese nt_sta

55、te:=78; END IF; END CASE; 79 clk=1： END PROCESS; END art; (二十四)在下面橫線上填上合適的語(yǔ)句，完成序列信號(hào)發(fā)生器的設(shè)計(jì)。 說(shuō)明：帶異步復(fù)位為 clr，時(shí)鐘端為clk，輸出端為q,串行輸出指定序列(低位先出) LIBRARY ieee; USE ieee.stdo gic_1164.ALL; USE ieee.std_logic_arith.ALL; USE ieee.std_logic_ un sig ned.ALL; ENTITY sen qgen IS PORT(clr,clk:IN std_logic; q:OUT std_lo

56、gic); END sen qge n; ARCHITECTURE beha OF sen qgen IS SIGNAL q_temp:stdo gic_vector(2 DOWNTO 0); BEGIN PROCESS(clk,clr) BEGIN IF clr=1 THEN q_temp=000; 80 (clkeve nt AND clk=1) THEN IF q_temp=111 THEN q_temp=000; 81 q_tempqqqqqqqq 83; END CASE; END PROCESS; END beha; (二十五)在下面橫線上填上合適的語(yǔ)句，完成七人表決器的設(shè)計(jì)。 說(shuō)

57、明：一個(gè)帶輸出顯示的七人表決器(兩種結(jié)果：同意，反對(duì))。 LIBRARY ieee; USE ieee.stdo gic_1164.ALL; ENTITY biaojue7 IS PORT(d:IN std_logic_vector(0 TO 6); rled,gled:OUT std_logic; ledseg:OUT std_logic_vector( 6 DOWNTO 0) ); END; ARCHITECTURE bev OF biaojue7 IS BEGIN PROCESS(d) VARIABLE coun t:INteger RANGE 0 TO 7 ; BEGIN coun t

58、:=84; for 85 loop IF d(i)=1 THEN coun t:=86; ELSE coun t:=co unt; END IF; END loop; IF cou nt87 THEN gled=1; rled=0; ELSE gled=0;rled ledseg ledseg ledseg ledseg ledseg ledseg ledseg ledseg=0100111; END CASE; END PROCESS; END bev; (二十六)在下面橫線上填上合適的語(yǔ)句，完成有限狀態(tài)機(jī)的設(shè)計(jì)。 說(shuō)明：狀態(tài)轉(zhuǎn)換圖如右圖，S0S3為狀態(tài)號(hào)，圈內(nèi)為輸出。 LIBRARY 1E

59、EE； USE IEEE . STD_ LOGIC_1164 . ALL ; ENTITY s_ machi ne IS port( clk,reset: IN STD_LOGIC; in puts : IN STD_LOGIC_VECTOR (0 TO 1); outputs : OUT INTEGER range (0 to 15 ); END s_ machine ; ARCHITECTURE behav OF s_machi ne IS Type states is (sO,s1, s2,s3); SIGNAl curcent_state, next_state: states; BE

60、GIN REG: PROCESS (reset, clk)-狀態(tài)切換 BEGIN IF reset = THEN curre nt_ state = s0; ELSIF clk= l ANk EVENTTHEN Curre nt_ state outputs= 88; IF inputs= ” OOTHEN next_ state=sO; ELSE next_ state outputs=8 ; IF in puts=89 THEN next_ state= 90; ELSE n ext_state outputs=12; IF in puts=“11 ” THENxt_state=sO; E