通信工程畢業(yè)設(shè)計(jì)（論文）基于EDA的八路搶答器設(shè)計(jì)

1、分類號 密級 u d c 基于eda的八路搶答器設(shè)計(jì)姓 名： 專 業(yè)： 通信工程 班 級： 學(xué) 號： 指導(dǎo)教師： 教授 原創(chuàng)性聲明本人呈交的學(xué)位論文，是在導(dǎo)師的指導(dǎo)下，獨(dú)立進(jìn)行研究工作所取得的成果，所有數(shù)據(jù)、圖片資料真實(shí)可靠。盡我所知，除文中已經(jīng)注明引用的內(nèi)容外，本學(xué)位論文的研究成果不包含他人享有著作權(quán)的內(nèi)容。對本論文所涉及的研究工作做出貢獻(xiàn)的其他個(gè)人和集體，均已在文中以明確的方式標(biāo)明。本學(xué)位論文的知識產(chǎn)權(quán)歸屬于培養(yǎng)單位。本人簽名： 日期： 摘 要搶答器作為一種工具，已經(jīng)廣泛應(yīng)用于各種智力和知識競賽場合。但是搶答器的使用頻率較低，且有的要么制作復(fù)雜，要么可靠性低，減少興致。作為一個(gè)單位若專購一

2、臺搶答器雖然在經(jīng)濟(jì)上可以承受，但每年使用的次數(shù)極少，往往因長期存放使搶答器損壞，若再購置一臺新的就會影響活動的開展，因此設(shè)計(jì)了本搶答器。本設(shè)計(jì)是以八路搶答器為基本概念。從實(shí)際應(yīng)用出發(fā),利用電子設(shè)計(jì)自動化(eda)技術(shù),和可編程邏輯器件設(shè)計(jì)具有擴(kuò)充功能的搶答器。該搶答器的設(shè)計(jì)利用protel完成了原理圖設(shè)計(jì)、利用vhdl語言完成了控制主電路設(shè)計(jì)，具有數(shù)碼管顯示電路、編碼譯碼電路及信號鎖存電路功能，并利用maxplus工具軟件完成了編譯仿真驗(yàn)證；硬件選擇altera公司的epm240t100c5n芯片來實(shí)現(xiàn)搶答器的系統(tǒng)功能，該搶答器具有很強(qiáng)的功能擴(kuò)充性，應(yīng)用效果良好。關(guān)鍵詞： 電子設(shè)計(jì)自動化 搶答

3、器 硬件描述語言 仿真abstractwith a tool for answer devices, which has been widely used in allkinds of intelligence and knowledge contest occasions. but answerdevices is used for lower frequency, and some production complex orlow reliability, and reduced interest. as a unit, if the purchaseis a answer devices

4、. although the economy can bear, each year thenumber is extremely small, because often the long-term storagecauses to answer devices damage, the purchase of a mew one, theactivities will be affected, so this answer devices isdesigned.this design is eight roads answer devices as the basic concept.fro

5、m practical application, complex programmable logic devices(cpld) were used to design a competitive answer machine by use ofeda technique. the design of the answer devices the use of protel to complete the schematic diagram and the use of vhdl to completethe main control circuit design, including di

6、gital display circuit, coding and decoding circuits and signal locking circuits. the alteramax+plus software tool was used for compilation emulationverification. the altera epm240t100c5n was chosen in the hardwaresystem to realize the system functions. the design of thecompetitive answer machine is

7、easily expandable and provides goodapplication results.key word: eda answer devices vhdl simulation目 錄1 引言11.1 課題的來源及eda的背景11.2 vhdl語言的特點(diǎn)11.3 設(shè)計(jì)的意義22 設(shè)計(jì)所用的芯片32.1 芯片epm240t100c5n簡介32.2 74hc04n芯片介紹42.3 cd4060芯片介紹43 系統(tǒng)的設(shè)計(jì)方案53.1 設(shè)計(jì)要求53.2 八路搶答器控制系統(tǒng)的設(shè)計(jì)思路與功能53.3 搶答器的工作流程53.4 搶答器的硬件框圖63.5 搶答器的外圍電路73.5.1 電源部

8、分73.5.2 晶振部分73.6 譯管腳設(shè)置74 系統(tǒng)的軟件設(shè)計(jì)94.1 quartus 開發(fā)平臺94.2 自頂向下設(shè)計(jì)方法94.3 各模塊的程序與仿真圖104.3.1 編碼部分104.3.2 鎖存部分114.3.3 搶答成功led燈亮部分124.3.4 碼管顯示部分134.4 頂層設(shè)計(jì)與仿真圖13結(jié)束語15致謝16參考文獻(xiàn)17附錄181 引言1.1 課題的來源及eda的背景當(dāng)今的社會競爭日益激烈，選拔人才，評選優(yōu)勝，知識競賽之類的活動愈加頻繁，而在競賽中往往分為幾組參加，這時(shí)針對主持人提出的問題，如果要是讓搶答者用舉手方式來搶答，這在某種程度上會因?yàn)橹鞒秩说闹饔^誤斷造成比賽的不公平。比賽中為

9、了準(zhǔn)確、公正、直觀地判斷出第一位搶答者，這就要有一種搶答設(shè)備作為裁判員，這就必然離不開搶答器。隨著科技的發(fā)展，現(xiàn)在的搶答器有著數(shù)字化，智能化的方向發(fā)展，eda技術(shù)的應(yīng)用給電子產(chǎn)品的開發(fā)帶來了一次革命使電子產(chǎn)品的設(shè)計(jì)變得簡單。eda技術(shù)是隨著集成電路和計(jì)算機(jī)技術(shù)的飛速發(fā)展應(yīng)運(yùn)而生的一種高級、快速、有效的電子設(shè)計(jì)自動化工具。eda工具是以計(jì)算機(jī)的硬件和軟件為基本工作平臺，集數(shù)據(jù)庫、圖形學(xué)、圖論與拓?fù)溥壿?、?jì)算數(shù)學(xué)、優(yōu)化理論等多學(xué)科最新成果研制的計(jì)算機(jī)輔助設(shè)計(jì)通用軟件包。eda是電子設(shè)計(jì)技術(shù)的發(fā)展趨勢，是現(xiàn)代電子設(shè)計(jì)技術(shù)的核心。利用eda工具可以代替設(shè)計(jì)者完成電子系統(tǒng)設(shè)計(jì)中的大部分工作。1在大二的時(shí)

10、候?qū)W過eda技術(shù)，eda仍然是以計(jì)算機(jī)為工具，我們可以在eda軟件平臺上，用硬件描述語言vhdl完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作，因此eda技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動強(qiáng)度，現(xiàn)在也應(yīng)用的非常廣泛。1.2 vhdl語言的特點(diǎn)vhdl具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級描述。vhdl支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語言所不能比擬的。vhdl還

11、支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。因?yàn)関hdl已經(jīng)成為ieee標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù)eda工具幾乎都支持vhdl，這為vhdl的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計(jì)過程中，主要的設(shè)計(jì)文件是用vhdl編寫的源代碼，因?yàn)関hdl易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。vhdl具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述vhdl是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可

12、能vhdl采用基于庫（library）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。21.3 設(shè)計(jì)的意義通過這次設(shè)計(jì)，了解了數(shù)字電路搶答器的組成原理，初步掌握了eda軟件的應(yīng)用。同時(shí)通過本次設(shè)計(jì)，鞏固已學(xué)的理論知識，建立起對數(shù)字電路的理論和實(shí)踐的結(jié)合，了解多功能搶答器各單元電路之間的關(guān)系及相互影響，從而能正確利用eda工具完成設(shè)計(jì)。本論文通過參考大量文獻(xiàn)對搶答器的工作原理做了系統(tǒng)介紹，通過詳細(xì)的調(diào)查和權(quán)威技術(shù)資料及相關(guān)情報(bào)的收集。另外對于

13、eda技術(shù)也做了進(jìn)一步的闡述。2 設(shè)計(jì)所用的芯片2.1 芯片epm240t100c5n簡介max ii器件系列簡介altera公司最新的max ii系列，有史以來成本最低的cpld，結(jié)合了fpga和cpld的優(yōu)點(diǎn)，充分利用了4輸入lut體系結(jié)構(gòu)的性能和密度優(yōu)勢，并且具有性價(jià)比較高的非易失性特性。用戶可以利用max ii cpld將大量控制邏輯集成在單個(gè)器件中，從而降低了系統(tǒng)成本。3max ii器件系列是一種非易失性、即用性可編程邏輯系列，它采用了一種突破性的新型cpld架構(gòu)。這種新型架構(gòu)的成本是原先max ii器件的一半，功耗是其十分之一，密度是其四倍，性能卻是其兩倍。這些超級性能是在提供了所

14、有max系列cpld先進(jìn)特性的架構(gòu)的基礎(chǔ)上，根據(jù)altera專家們的意見而重新采用基于查找表的架構(gòu)而得到的。這種基于查找表的架構(gòu)在最小的i/o焊盤約束的空間內(nèi)提供了最多的邏輯容量。因此，max ii cpld是所有cpld系列產(chǎn)品中成本最低、功耗最小和密度最高的器件?；诔杀緝?yōu)化的0.18微米6層金屬flash工藝，max ii器件系列具有cpld所有的優(yōu)點(diǎn)，例如非易失性、即用性、易用性和快速傳輸延時(shí)性。以滿足通用性，低密度邏輯應(yīng)用為目標(biāo)，max ii器件成為接口橋接、i/o擴(kuò)展、器件配置和上電順序等應(yīng)用最理想的解決方案。除這些典型的cpld應(yīng)用之外，max ii器件還能滿足大量從前在fpga

15、、assp和標(biāo)準(zhǔn)邏輯器件中實(shí)現(xiàn)的低密度可編程邏輯需求。max ii器件提供的密度范圍從240到2210個(gè)邏輯單元（le），最多達(dá)272個(gè)用戶i/o管腳。4主芯片采用altera max ii系列的epm240t100c5n(相當(dāng)于8650門cpld，容量是以前的epm7128的兩倍，并且可以燒寫至少10萬次以上)。max ii cpld體系結(jié)構(gòu)，在所有cpld系列中單位i/o成本最低，功耗最低。max ii運(yùn)用了低功耗的工藝技術(shù)，和前一代max器件相比，成本降低了一半，功率降至十分之一，容量增加了四倍，性能增加了兩倍。標(biāo)準(zhǔn)jtag下載口，防反插設(shè)計(jì)?？山觔yteblasterii和usb-bl

16、aster下載電纜。開發(fā)板上提供的有源晶振頻率為50mhz。電源部分采用外接電源和usb供電兩種形式，并有電源控制開關(guān)。8個(gè)貼片led燈，可顯示一個(gè)字節(jié)的數(shù)據(jù)狀態(tài)。4位一體7段數(shù)碼管，8位撥碼開關(guān)，1602字符液晶接口，88led點(diǎn)陣，蜂鳴器，34矩陣鍵盤，一組模擬交通燈，復(fù)位按鍵，ps/2接口，1rs232串口，兩組預(yù)留接口（u11/u12），i/o引出擴(kuò)展口（提供給用戶自定義各類功能）。epm240t100c5n的芯片參數(shù)：宏單元數(shù):192，輸入/輸出線數(shù):80，傳播延遲時(shí)間:5.9ns，整體時(shí)鐘設(shè)定時(shí)間:2.7ns，頻率:201.1mhz，電源電壓范圍:2.375v to 2.625v,

17、 3v to 3.6v，工作溫度范圍:0c to +85c ，針腳數(shù):100，封裝類型:tqfp，工作溫度最低:0c，工作溫度最高:85c，邏輯芯片功能:cpld,邏輯芯片基本號:epm240t，可編程邏輯類型:cpld ，輸入/輸出接口標(biāo)準(zhǔn):lvttl, lvcmos, pci。2.2 74hc04n芯片介紹74hc04n是六反相器,高速cmos器件，低功耗肖特基的ttl(lsttl)電路，74hc04的外形和管腳排列，a是輸入端，y是輸出端，1a對應(yīng)1y、2a對應(yīng)2y，依此類推。使用時(shí)把輸入信號送到a，相應(yīng)的輸出端y就會輸出反相的電壓信號。74hc04是cmos 六反向器數(shù)字ic。雙列直插

18、14腳。其突出優(yōu)點(diǎn)是可在26v電壓下工作，并且很適合在低壓下工作，不象4000系列cmos電路。雖可用于315v電源，但在5v以下的輸出能力已大為減弱。這次我以2.3v為電源，試驗(yàn)74hc04，電路如圖。當(dāng)開關(guān)按下后，輸出電平為h，電壓達(dá)2v（輸出電流2ma）。說明74hc04的輸出能力遠(yuǎn)超過4000電路。經(jīng)過約100s后輸出由h變?yōu)閘，為0v。說明74hc04電路同樣也具備4000的高輸入阻抗。極其適合cmos電路應(yīng)用。為了驗(yàn)證74hc04的耗電量，我將6個(gè)反相器的輸入端全部接gnd或vcc，結(jié)果此時(shí)用100ua表已測不出耗電，說明耗電mmmmmmmmm=1111;-將選手號碼用二進(jìn)制輸出e

19、nd case;en = temp(7) and temp(6) and temp(5) and temp(4) and temp(3) and temp(2) and temp(1) and temp(0) and clr;end process;end a;（1.2） 鎖存部分程序代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity lock isport(s1: in std_logic; s2: in std_logic; s3: in std_logic; s4: in st

20、d_logic; s5: in std_logic; s6: in std_logic; s7: in std_logic; s8: in std_logic;clr: instd_logic; q1,q2,q3,q4,q5,q6,q7,q8: outstd_logic);end lock;architecture a of lock isbeginprocess(s1,s2,s3,s4,s5,s6,s7,s8,clr)beginif(clr =0) thenq1=1;q2=1;q3=1;q4=1;q5=1;q6=1;q7=1;q8=1;-當(dāng)clr為低電平時(shí)，q1-q8輸出高電平elseq1=

21、s1;q2=s2;-當(dāng)clr為高電平，搶答開始，開始鎖存選手的編碼q3=s3;q4=s4;q5=s5;q6=s6;q7=s7;q8=s8;end if;end process;end a;（1.3） 搶答成功led燈亮部分程序代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt isport(clk,en: in std_logic; sound1:out std_logic);end cnt;architecture a of cnt isbeginprocess(en,cl

22、k)beginif(clkevent and clk=1) then if(en=1) then sound1=1;-當(dāng)時(shí)鐘信號在上升沿且主持人按鍵之后，燈亮 else sound1 bcd bcd bcd bcd bcd bcd bcd bcd bcd bcd bcd =00000000;-將鎖存的二進(jìn)制數(shù)字用7段數(shù)碼顯示管顯示出來end case;end process; end a; (1.5) 頂層部分程序代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity total isp

23、ort(clk: in std_logic; clr: in std_logic;s1,s2,s3,s4,s5,s6,s7,s8 : in std_logic;sound1 : out std_logic;bcd: out std_logic_vector(7 downto 0); end total;architecture total_run of total iscomponent change port(q1,q2,q3,q4,q5,q6,q7,q8: in std_logic; clr: in std_logic; m: out std_logic_vector(3 downto 0); en: out std_logic);end compone