DDR的基礎(chǔ)知識(shí)

1、DDF的基礎(chǔ)知識(shí)i. 電源DDR的電源可以分為三類：主電源 VDD和VDDQ ,主電源的要求是 VDDQ=VDD , VDDQ是給10buffer 供電的電源，VDD是給但是一般的使用中都是把VDDQ和VDD合成一個(gè)電源使用。有的芯片還有 VDDL，是給DLL供電的，也和 VDD使用同一電源即可。電源設(shè)計(jì)時(shí)，需要考慮電壓，電流是否滿足要求，電源的上電順序和電源的上電時(shí)間，單調(diào) 性等。電源電壓的要求一般在 5%以內(nèi)。電流需要根據(jù)使用的不同芯片，及芯片個(gè)數(shù)等進(jìn)行計(jì)算。由于DDR的電流一般都比較大，所以PCB設(shè)計(jì)時(shí)，如果有一個(gè)完整的電源平面鋪到管腳上，是最理想的狀態(tài)，并且在電源入口 加大電容儲(chǔ)能，每

2、個(gè)管腳上加一個(gè)100 nF10 nF 的小電容濾波。參考電源Vref，參考電源 Vref要求跟隨VDDQ，并且Vref=VDDQ/2 ，所以可以使用電源芯片提供，也可 以采用電阻分壓的方式得到。由于Vref 般電流較小，在幾個(gè)mA幾十mA的數(shù)量級(jí)，所以用電阻分壓的方式，即節(jié)約成本，又能在布局上比較靈活，放置的離Vref管腳比較近，緊密的跟隨VDDQ電壓，所以建議使用此種方式。需要注意分壓用的電阻在10010K 均可，需要使用1%精度的電阻。Vref參考電壓的每個(gè)管腳上需要加10nF的點(diǎn)容濾波，并且每個(gè)分壓電阻上也并聯(lián)一個(gè)電容較好。用于匹配的電壓 VTT (Tracki ngTermi nati

3、on Voltage)VTT為匹配電阻上拉到的電源，VTT=VDDQ/2 。DDR的設(shè)計(jì)中，根據(jù)拓?fù)浣Y(jié)構(gòu)的不同，有的設(shè)計(jì)使用不到 VTT,如控制器帶的 DDR器件比較少的情況下。如果使用VTT，則VTT的電流要求是比較大的，所以需要走線使用銅皮鋪過(guò)去。并且VTT要求電源即可以吸電流，又可以灌電流才可以。一般情況下可以使用專門為DDR設(shè)計(jì)的產(chǎn)生 VTT的電源芯片來(lái)滿足要求。而且，每個(gè)拉到 VTT的電阻旁一般放一個(gè)10Nf100nF 的電容，整個(gè) VTT電路上需要有uF級(jí)大電容進(jìn)行儲(chǔ)能。一般情況下，DDR的數(shù)據(jù)線都是一驅(qū)一的拓?fù)浣Y(jié)構(gòu)，且DDR2和DDR3內(nèi)部都有ODT做匹配，所以不需要拉到 VTT

4、做匹配即可得到較好的信號(hào)質(zhì)量。而地址和控制信號(hào)線如果是多負(fù) 載的情況下，會(huì)有一驅(qū)多，并且內(nèi)部沒(méi)有ODT，其拓?fù)浣Y(jié)構(gòu)為走 T點(diǎn)的結(jié)構(gòu)，所以常常需要使用VTT進(jìn)行信號(hào)質(zhì)量的匹配控制。2. 時(shí)鐘DDR的時(shí)鐘為差分走線，一般使用終端并聯(lián)100歐姆的匹配方式，差分走線差分對(duì)控制阻抗為100ohm，單端線50ohm。需要注意的是，差分線也可以使用串聯(lián)匹配，使用串聯(lián)匹配的 好處是可以控制差分信號(hào)的上升沿緩度，對(duì)EMI可能會(huì)有一定的作用。3. 數(shù)據(jù)和DQSDQS信號(hào)相當(dāng)于數(shù)據(jù)信號(hào)的參考時(shí)鐘，它在走線時(shí)需要保持和CLK信號(hào)保持等長(zhǎng)。DQS在DDR2以下為單端信號(hào)，DDR2可作為差分信號(hào)，也可做單端，做單端時(shí)需要

5、將DQS-接地，而DDR3為差分信號(hào)，需要走線100ohm 差分線。由于內(nèi)部有 ODT，所以DQS不需要終端并聯(lián)100ohm 電阻。每8bit數(shù)據(jù)信號(hào)對(duì)應(yīng)一組 DQS信號(hào)。DQS信號(hào)在走線時(shí)需要與同組的DQS信號(hào)保持等長(zhǎng)，控制單端 50ohm 的阻抗。在寫數(shù)據(jù)時(shí),DQ和DQS的中間對(duì)齊，在讀數(shù)據(jù)時(shí)，DQ和DQS的邊沿對(duì)齊。DQ信號(hào)多為一驅(qū)一， 并且DDR2和DDR3有內(nèi)部的ODT匹配，所以一般在進(jìn)行串聯(lián)匹配就可以了。4. 地址和控制地址和控制信號(hào)速度沒(méi)有 DQ的速度快，以時(shí)鐘的上升沿為依據(jù)采樣，所以需要與時(shí)鐘走線 保持等長(zhǎng)。但如果使用多片 DDR時(shí)，地址和控制信號(hào)為一驅(qū)多的關(guān)系，需要注意匹配方

6、式是否 適合。5. PCB布局注意事項(xiàng)PCB布局時(shí)，需要把 DDR顆粒盡量靠近 DDR控制器放置。每個(gè)電源管腳需要放置一個(gè)濾 波電容，整個(gè)電源上需要有 10uF以上大電容放在電源入口的位置上。電源最好使用獨(dú)立的層鋪到管腳上去。串聯(lián)匹配的電阻最好放在源端，如果是雙向信號(hào)，那么要統(tǒng)一放在同一端。如果是一驅(qū)多的DDR匹配結(jié)構(gòu)，VTT上拉電阻需要放在最遠(yuǎn)端，注意芯片的排布需要平衡。下圖是幾 種DDR的拓?fù)浣Y(jié)構(gòu)，首先，一驅(qū)二的情況下分為樹(shù)狀結(jié)構(gòu)，菊花鏈和Fly-by結(jié)構(gòu)，F(xiàn)ly-by是一種STUB很小的菊花鏈結(jié)構(gòu)。DDR2和DDR3走菊花鏈結(jié)構(gòu)都是比較適合的。走樹(shù)狀結(jié)構(gòu)可以把兩片芯片貼在 PCB的正反兩

7、面，對(duì)貼減小分叉的長(zhǎng)度。一驅(qū)多的DDR拓?fù)浣Y(jié)構(gòu)比較復(fù)雜，需要仔細(xì)進(jìn)行仿真。6. PCB布線注意事項(xiàng)PCB布線時(shí)，單端走線走50ohm，差分走線走 100ohm 阻抗。注意控制差分線等長(zhǎng) 10mil以內(nèi)，同組走線根據(jù)速度的要求也有不同，一般為50mil。控制和地址線及 DQS線和時(shí)鐘等長(zhǎng)，DQ數(shù)據(jù)線和同組的 DQS線等長(zhǎng)。注意時(shí)鐘及 DQS和其他的信號(hào)要分開(kāi) 3W以上距離。組間信號(hào)也要拉開(kāi)至少3W寬的距離。同一組信號(hào)最好在同一層布線。盡量減少過(guò)孔的數(shù)目。7. EMI 問(wèn)題DDR 由于其速度快，訪問(wèn)頻繁，所以在許多設(shè)計(jì)中需要考慮其對(duì)外的干擾性，在設(shè)計(jì)時(shí)需 要注意一下幾點(diǎn)原理有性能指標(biāo)要求的，易受干

8、擾的電路模塊和信號(hào)，如模擬信號(hào)，射頻信號(hào)，時(shí)鐘信號(hào)等，防止DDR對(duì)其干擾，影響指標(biāo)。DDR 的電源和不要與其他易受干擾的電源模塊使用同一電源，如必須使用同一電源，要注 意使用電感、磁珠或電容進(jìn)行濾波隔離處理。在時(shí)鐘及DQS信號(hào)線上，預(yù)留一些可以增加的串聯(lián)電阻和并聯(lián)電容的位置，在EMI超岀標(biāo)準(zhǔn)時(shí)，在信號(hào)完整性允許的范圍內(nèi)增大串聯(lián)電阻或?qū)Φ仉娙?，使其信?hào)上升延變緩，減少對(duì)外的輻射。進(jìn)行屏蔽處理，使用金屬外殼的屏蔽結(jié)構(gòu)，屏蔽對(duì)外輻射。注意保持地的完整性。8. 測(cè)試方法注意示波器的探頭和示波器本身的帶寬能夠滿足測(cè)試要求。測(cè)試點(diǎn)的選擇要注意選到盡量靠近信號(hào)的接受端。由于DDR信令比較復(fù)雜，因此為了能快速測(cè)試、調(diào)試和解決信號(hào)上的問(wèn)題，我們希望能簡(jiǎn)單地分離讀/寫比特。此時(shí)，最常用的是通過(guò)眼圖分析來(lái)幫助檢查DDR信號(hào)是否滿足電壓、定時(shí)和抖動(dòng)方面的要求。觸發(fā)模式的設(shè)置有幾種，首先可以利用前導(dǎo)寬度觸發(fā)器分離讀/寫信號(hào)。根據(jù)JEDEC規(guī)范，讀前導(dǎo)的寬度為 0.9到1.1個(gè)時(shí)鐘周期，而寫前導(dǎo)的寬度規(guī)定為大于0.35個(gè)時(shí)鐘周期，沒(méi)有上限。第二種觸發(fā)方