圖像處理算法的FPGA設(shè)計步驟及方法PPT課件

1、圖像處理算法的圖像處理算法的FPGA設(shè)計步驟及方法設(shè)計步驟及方法 以以Adaboost算法為例算法為例 1 設(shè)計步驟設(shè)計步驟 算法研究 算法模型向電路結(jié)構(gòu)抽象轉(zhuǎn)換 電路結(jié)構(gòu)設(shè)計 功能模塊劃分 關(guān)鍵電路時序及模塊間接口時序設(shè)計 具體電路設(shè)計 設(shè)計驗證 算法改進 2 一、算法研究一、算法研究 算法研究算法研究 數(shù)值算法數(shù)值算法 非數(shù)值算法非數(shù)值算法 方法方法 模型模型 拓?fù)浣Y(jié)構(gòu)拓?fù)浣Y(jié)構(gòu) 數(shù)學(xué)模型數(shù)學(xué)模型 Matlab仿真仿真 3 一、算法研究一、算法研究 Adaboost算法流程算法流程 4 一、算法研究一、算法研究 Harr特征特征 本本案例使用的案例使用的檢測檢測算法是基于算法是基于 Haar

2、Haar 特征的特征的AdaBoostAdaBoost 算法。它是算法。它是 一種基于表象的方法。這里的表象具體指的就是一種基于表象的方法。這里的表象具體指的就是HaarHaar 特征。它是一特征。它是一 組矩形構(gòu)成的模式（組矩形構(gòu)成的模式（PatternPattern），如圖所示就是幾種），如圖所示就是幾種HaarHaar 特征的例子。特征的例子。 5 二、算法改進二、算法改進 必要性：許多算法其本身具有適用行計算機的串行運算特點必要性：許多算法其本身具有適用行計算機的串行運算特點 目的：改進算法使其適用于具有并行特性的硬件設(shè)計目的：改進算法使其適用于具有并行特性的硬件設(shè)計 原則：速度與面積

3、的平衡原則：速度與面積的平衡 理論指導(dǎo)：并行算法理論理論指導(dǎo)：并行算法理論 6 二、算法改進二、算法改進 1 1、級聯(lián)分類器改進為部分并聯(lián)分類器級聯(lián)分類器改進為部分并聯(lián)分類器 Adaboost算法的級聯(lián)分類器構(gòu)成的強分類器，其逐級剔除逐級算法的級聯(lián)分類器構(gòu)成的強分類器，其逐級剔除逐級 增強的結(jié)構(gòu)是為了適應(yīng)計算機串行指令執(zhí)行的特點而設(shè)計的。但對于增強的結(jié)構(gòu)是為了適應(yīng)計算機串行指令執(zhí)行的特點而設(shè)計的。但對于 硬件設(shè)計而言，級聯(lián)的分類器結(jié)構(gòu)對速度要求很高；并且硬件電路規(guī)硬件設(shè)計而言，級聯(lián)的分類器結(jié)構(gòu)對速度要求很高；并且硬件電路規(guī) 模要適應(yīng)所有可能情況，即要設(shè)計整個的級聯(lián)分類結(jié)構(gòu)的電路，而大模要適應(yīng)所

4、有可能情況，即要設(shè)計整個的級聯(lián)分類結(jié)構(gòu)的電路，而大 多情況下后級的電路并未啟用。因此，級聯(lián)分類器的結(jié)構(gòu)對于硬件設(shè)多情況下后級的電路并未啟用。因此，級聯(lián)分類器的結(jié)構(gòu)對于硬件設(shè) 計而言，并不是一個較優(yōu)的結(jié)構(gòu)。計而言，并不是一個較優(yōu)的結(jié)構(gòu)。 7 二、算法改進二、算法改進 1 1、級聯(lián)分類器改進為部分并聯(lián)分類器級聯(lián)分類器改進為部分并聯(lián)分類器 從算法原理可以發(fā)現(xiàn)，每個分類器其實是相對獨立的，我們可以從算法原理可以發(fā)現(xiàn)，每個分類器其實是相對獨立的，我們可以 將這些分類器的分布進行重組。根據(jù)速度與面積的折中，我們將級聯(lián)將這些分類器的分布進行重組。根據(jù)速度與面積的折中，我們將級聯(lián) 的分類器改進為部分并聯(lián)的分類

5、器。的分類器改進為部分并聯(lián)的分類器。 分類器 分類器 分類器 否 全部通過 根據(jù)時序要求將全部的分類器劃分為根據(jù)時序要求將全部的分類器劃分為 若干組并行執(zhí)行的分類，并且復(fù)用這若干組并行執(zhí)行的分類，并且復(fù)用這 些分類器電路，即每組電路使用同一些分類器電路，即每組電路使用同一 套硬件電路。每次檢測，通過該組全套硬件電路。每次檢測，通過該組全 部分類器即進行下一組檢測，全部通部分類器即進行下一組檢測，全部通 過即判斷為目標(biāo)；若有其中一組不能過即判斷為目標(biāo)；若有其中一組不能 通過即跳出，判斷為非目標(biāo)通過即跳出，判斷為非目標(biāo) 8 二、算法改進二、算法改進 2 2、整幀圖像積分改進為子窗口積分整幀圖像積分

6、改進為子窗口積分 Adaboost算法在做一幀圖像的檢測時，先該幀圖像進行積分。但這種做算法在做一幀圖像的檢測時，先該幀圖像進行積分。但這種做 法對于硬件而言要消耗大量的硬件資源，并且電路在接下來的掃描檢測進法對于硬件而言要消耗大量的硬件資源，并且電路在接下來的掃描檢測進 程中處于閑置狀態(tài)。根據(jù)算法的原理，我們只對掃描的子窗口進行積分也程中處于閑置狀態(tài)。根據(jù)算法的原理，我們只對掃描的子窗口進行積分也 是等效的，只是在每掃描一個步進就要積分一次。但應(yīng)用流水線結(jié)構(gòu)的設(shè)是等效的，只是在每掃描一個步進就要積分一次。但應(yīng)用流水線結(jié)構(gòu)的設(shè) 計技巧，這個問題可以很好的解決，并且能提高電路的利用率。計技巧，這

7、個問題可以很好的解決，并且能提高電路的利用率。 9 三、算法模型向電路結(jié)構(gòu)抽象轉(zhuǎn)換三、算法模型向電路結(jié)構(gòu)抽象轉(zhuǎn)換 算法抽象轉(zhuǎn)換算法抽象轉(zhuǎn)換算法級算法級 行為級行為級 寄存器傳輸級寄存器傳輸級 逐級轉(zhuǎn)換 10 四、電路結(jié)構(gòu)設(shè)計四、電路結(jié)構(gòu)設(shè)計 結(jié)構(gòu)設(shè)計結(jié)構(gòu)設(shè)計 總線結(jié)構(gòu)總線結(jié)構(gòu) 流水線結(jié)構(gòu)流水線結(jié)構(gòu) 總線總線流水線結(jié)構(gòu)流水線結(jié)構(gòu) 網(wǎng)格結(jié)構(gòu)網(wǎng)格結(jié)構(gòu) 超立方結(jié)構(gòu)超立方結(jié)構(gòu) 蝶網(wǎng)結(jié)構(gòu)蝶網(wǎng)結(jié)構(gòu) 存儲器分布結(jié)構(gòu)存儲器分布結(jié)構(gòu) 11 四、電路結(jié)構(gòu)設(shè)計四、電路結(jié)構(gòu)設(shè)計 12 五、功能模塊劃分五、功能模塊劃分 劃分標(biāo)準(zhǔn)：劃分標(biāo)準(zhǔn)： l根據(jù)算法的特征、結(jié)構(gòu)劃分模塊。根據(jù)算法的特征、結(jié)構(gòu)劃分模塊。(主導(dǎo)主導(dǎo)) l盡

8、量不將組合邏輯劃分成一個獨立的模塊。盡量不將組合邏輯劃分成一個獨立的模塊。 l消除不必要的層級，避免粘連邏輯。消除不必要的層級，避免粘連邏輯。 l盡量平衡各邏輯塊的尺寸和模塊內(nèi)部的數(shù)據(jù)傳輸路徑長度。盡量平衡各邏輯塊的尺寸和模塊內(nèi)部的數(shù)據(jù)傳輸路徑長度。 l設(shè)計至少應(yīng)該有三個層次：頂層、中間層、內(nèi)核層。設(shè)計至少應(yīng)該有三個層次：頂層、中間層、內(nèi)核層。 l將異步電路單獨設(shè)計，并且一個時鐘對應(yīng)一個模塊，模塊將異步電路單獨設(shè)計，并且一個時鐘對應(yīng)一個模塊，模塊 與模塊之間的握手連接在異步電路的頂層處理。與模塊之間的握手連接在異步電路的頂層處理。 13 六、關(guān)鍵電路時序及模塊間接口時序設(shè)計六、關(guān)鍵電路時序及模

9、塊間接口時序設(shè)計 設(shè)計電路，尤其是數(shù)字電路，最關(guān)鍵的一環(huán)是：設(shè)設(shè)計電路，尤其是數(shù)字電路，最關(guān)鍵的一環(huán)是：設(shè) 計各模塊間的接口時序，確定關(guān)鍵電路的時序。這個工計各模塊間的接口時序，確定關(guān)鍵電路的時序。這個工 作必須在具體電路設(shè)計之前確定下來。作必須在具體電路設(shè)計之前確定下來。 14 模塊間接口時序設(shè)模塊間接口時序設(shè) 計計 由于系統(tǒng)采用完全流水線結(jié)構(gòu)設(shè)計由于系統(tǒng)采用完全流水線結(jié)構(gòu)設(shè)計,其接口時序相對比較簡單。其接口時序相對比較簡單。 CLK Step1 Step2 Step3 Step4 DATA1 DATA1 DATA1 DATA1 DATA2 DATA2 DATA2DATA3 DATA3 DA

10、TA4 模塊間按一個時鐘周期的時序傳遞數(shù)據(jù)。模塊間按一個時鐘周期的時序傳遞數(shù)據(jù)。 15 關(guān)鍵電路時序設(shè)計關(guān)鍵電路時序設(shè)計 對于系統(tǒng)中兩個與對于系統(tǒng)中兩個與DDR RAM數(shù)據(jù)通信的模塊，其數(shù)據(jù)通信的模塊，其 讀寫時序與系統(tǒng)的流水線讀寫時序與系統(tǒng)的流水線 時序不同。時序不同。 CLK WR_EN WR_ADDR WR_DATA addr1 addr2 addr3 data1 data2 data3 16 關(guān)鍵電路時序設(shè)計關(guān)鍵電路時序設(shè)計 CLK RD_EN RD_ADDR RD_DATA addr1 addr2 addr3 data1 data2 data3 17 七、具體電路設(shè)計七、具體電路設(shè)計 設(shè)計原則：先時序后電路設(shè)計原則：先時序后電路 設(shè)計模塊原理結(jié)構(gòu)設(shè)計模塊原理結(jié)構(gòu) 設(shè)計模塊工作原理時序圖設(shè)計模塊工作原理時序圖 在時序指導(dǎo)下設(shè)計具體電路在時序指導(dǎo)下設(shè)計具體電路 詳細(xì)設(shè)計文檔詳細(xì)設(shè)計文檔 18 七、具體電路設(shè)計七、具體電路設(shè)計 “先時序先電路先時序先電路”設(shè)計方法的優(yōu)點：設(shè)計方法的優(yōu)點： 1、思路清晰，考慮周到，不容易出錯。思路清晰，考慮周到，不容易出錯。 2、電路即使出錯誤，也很容易查出問題原因所在。電路即使出錯誤，也很容易查出問題原因所在。 3、在復(fù)雜電路中，原理時序圖越容易讓人理解，便于交流和相互查錯。在復(fù)雜電路中，原理時序圖越容易讓人理解，便于交流和相互查