完整word版量程自動轉換數字頻率計

1、量程自動轉換數字頻率計的設計1設計目標:A,B.C.D.E-設計一個3位十進制數字式頻率計，其測量范M為1MHZ.量程分lOkHz.lOOkHz和IMHz 三檔（最大讀數分別為9.99kHz. 99.9kHz, 999kHz）被測信號應是一符介CMOS電路要 求的脈沖或正弦波。些求最程可根據披測最的頻率大小自動轉換，即當計數器溢出時，產生一個換擋信號, 讓整個計數時間減少為原來的1/10,從而實現換擋功能。要求實現溢出報警功能，即當頻率高T- 999kHz W.產生一個報警信號，點亮LED燈， 從而實現溢出報警功能.小數點位置隨量程變化自動移位0采用記憶顯示方式，即計數過程中不顯示數據，待計數

2、過程結束后，顯示計數結果，并 梅此顯示結果保持到下一次計數結束。顯示時間應不小于1秒。2設計思路及實現方案:L頻率計的工作原理:常用的測量頻率的方法冇兩種，一種是測周期法，一種是測頻率法。測周期法需要冇基準系統(tǒng)時鐘頻率FS,在待測信呂一個周期Tx內，記錄基準系統(tǒng)時 鐘頻率的周期數Ns,則被測頻率可表示為：Fx=Fs/Ns測頻率法就足在一定時間仙隔Tw（該時間定義為閘門時仙）內，測得這個周期性信號的 朿復變換次數為Nx,則其頻率可表示為：Fx=Nx/Tw本S計采用的是直接測頻率的方法。2.頻率計的原理框圖:頻率計的系統(tǒng)設計町分為3位十進制計數模塊，閘門控制模塊譯碼顯示模塊，町 自動換擋模塊和分頻

3、模塊。其原理框圖如K：次中，町門動換模塊為閘門控制模塊提供3個,也就是三個測量范闔的基準吋 種信號，通過計數器的最高位的溢出情況來判定工作在第幾嚴i.閘門控制模塊根據基準時鐘信y產生基準時鐘信弓周期2倍的周期使能借4,隨后 為鎖存器產生一周期性地鎖存信號，再然后為汁數模塊產生一周期性的清零信號。3位十進制計數模塊在使能信號和清零信號的控制卜對被測信號的波形變化進行計 數，若產生溢出則為口動換擋模塊輸出一換擋信號。譯碼顯示模塊顯示被測信號的頻率。3設計過程（包括關鍵模塊的仿真結果及貼1.分頻模塊:輸入信號為4MHZ的5頻脈沖，經過分頻器后得到1KHZ的脈沖。 分頻器的代碼如下：library i

4、eee;use ieee.stdogic_1164all;use ieee.std-logic_unsigned.all;entity fenping2 isport(elk : in stdjogic;clk_out: out stdjogic);end fenping2;architecture behavior offenping2 isbeginprocess(clk)variable count: integer range 0 to 1999;variable x; stdjogic;begi nif clkevent and clk=l* thenif count1999then

5、count:=count+l;elsecount:=0;x:=not X；end if;end if;clk_outO);elsif CLKevent and CLK=l thenifEN = Tthenif CQl 0)；end if;end if;end if;if CQl = 9 then COUNT = T;else COUNT = O;end if;CQ = CQl；end process;end behav;f3位十進制計數模塊為:以上源程序編譯成功后生成計數器模塊如卜:countIO*1:P1CLKCQ3_ 01V1RSTCOUNT1t1PEN inst6r r“3閘門控制模塊:

6、以棊準信號的周期為一杪為例，頻率測最的基本原理是計算一杪內待測信號的脈沖個 數，這就要求能產生一個周期為2秒，占空比為50%的周期信號TSTEN。用這個信號作為計數器的EN輸入端，使具計數時間正好為1秒。當TSTEN為高電平時，計數開始，低電平時， 計數停止。在計數器停止期間，酋先要產生一個鎖存信號LOAD,用其上升沿控制鎖存器 REG12將之前的計數結果存入鎖存器中，并由顯示模塊將rt顯示出來.設宣鎖存器足為了讓 顯示穩(wěn)定，不會因為周期性的清零信號使得數值不斷閃爍。鎖存之后需有一淸零信號 CLR.CNT將計數器清零，為卜一秒的計數操作做準備。閘門控制模塊的VHDL源程序如下：library

7、ieee;use ieee.stdjogic_1164.all;use ieee.stdjogic.unsigned.all;entity testcti isport (elk : in stdogic;clr_cnt: out stdogic;tsten : out stdjogic;load : out stdjogic );end testcti;architecture behav of testcti issignal a:stdjogic;beginprocess(clk)beginif clkevent and clk= 1/ thena=nota;end if;end pro

8、cess;p rocess(clk,a)if a=O and clk=*O thenclr_cnt=l;else clr_cnt=*0*;end if;end process;load=not a;tsten= a;end behav;NameValu at15.08 ntMOelkA 0QIntA 12loadA 13A 0時序仿真結果如下:1.6 US)ps320. .13 ns&4Q卩 m960p m1 礙 315. 075 nsJLLnL_JUi_Ln_LrL_Ln_LrLLrL_Ln_i編譯后生成的模塊為:testctlelk dr entloadirst11I其中，elk為基準信號

9、輸入端，clr_cnt為清零信號，tsten為計數使能信號，load為鎖存 允許信號。4可自動換擋模塊:本設汁通過控制基準時鐘信號來實現量程的自動轉換。在第一個計數器的CLK端接一周期為0.001S (1KHZ)的時鐘信號，其測量范甬為 100-999000HZ.為2攝；在第一個計數器的COUNT端將會得到周期為0.01s的信號，即 為1擋，其測量范W為10-99900HZ：在第二個計數器的COUNT端將會得到0.1s的信號， 即為0扌當，其測量范幗為0-9990HZO這里還需要一個3選1選擇器來選擇第幾個計數器的COUNT端作為基準時鐘信號。3選1選擇器可根據3位十進制計數模塊的溢出情況來作

10、為選擇標準。3選1選擇器的VHDL源程序如H：library leee;use ieee,stdjogic_1164.all;use ieee.std-logicjjnsigned.all;entity mux31 isport (a: in std_logic_vector(3 downto 0);y: out stdjogic;o: out std_logic;inputO: in stdogic;inputl: in stdjogic;input2: in stdjogic;);end mux31;architecture behav of mux31 isbeginp rocess(i

11、 nputOjnpu tljnput2,a)begincase a iswhen0000= y =input0;o y =inputl; o y =input2; o y=0;o=l;end case;end process;end behav;生成的模塊為:仿W波形為：當輸入為0000時:當輸入為0001時:A 栄NameValue15 . 0po q1A d-t3A 1M2A 1A37】A 1ftL.0AT1#5inputOA 1昭8cA 1yA 1當輸入為0010時:nnnrnnnnnnnnnnnnnnnnf-)psl&O. 0 ns320. 0 n=480, 0 ns640.0 ns8

12、00. 0 nsF1Ij_i_115.075 “-J.n_rLn_rLn_rLn_rLn_rLnjLn_rLnjLn_r.nTLrLJLrLnTLnTLrTrLrTnTLnTLrmnTLn_rL mrLrLrLrLrLrLrLrLrTLrLrLrLrLrLrLrLrLrLrLrLrumrLrLrLr.-rLn_rLrTrLrTrLn_n_rLn_n_n_n_rLn_rLrpps160.0 ns3m p fts480,0 ns640.0 ns800.0 n45,075 ns J1 n_rLrLrvrLrurLjLrrvrunjLj rwmnTLmmrLrrrmnnnnrLr TRRTLrLRRR

13、rLnTLRKRrLrLrLRRrmTLRRr)pcUO 0 nc320 nc480 0 m640 Ox800 0960 0 仏ZI *聲0At函A34151Slaneygjs.oeXE；A 1A 1【1】AL.0A 1inpiitOA 1input 1A 1ACA 1A 1：5 075 MJ.n_run_rLrLrLrvLn_rLn_rirLr_n_rLn_rLrkr一 -rLTin .man.njinjuuuLnTLrLrLrmnrLmruLruLnjVLrJUULnruinTL當輸入為0011時:S JIG OC時0B C2JA131 4(0 JkA5xnpulQA 116input 1

14、A 17tnput.2AI(A09yfA 15 075 m.rLrLn_rLrun_n_ri_n_n_rLrLrT廠Ln_rL_n.n n. n _ rLrmrLrLTLTTrLrLrLrLmrLrLrLrLrLrLrLrL n n n n. mrLrLnrLrLrLrLrLrLrLrLrLTLmrLmrLrmrLrLrLJTrLna nmr設計完全符合要求.0端町以作為量程溢出標志。町以看到，綜上，量程門動轉換模塊為:5.譯碼顯示模塊:譯碼顯示模塊的設計分為顯示鎖存器的設計，七段數碼顯示譯碼器的設計和小數點 顯示模塊的設計3部分。顯示鎖存器是在計數結束后，利用load信號的上升沿把最新計 數

15、結果保存起來。其源程序如下：library ieee;use ieee.stdjogic_1164,all;use ieee.stdjogic_unsigned.all;entity regl2 isport!load : in stdogic;dinO,dinl,din2: In std_logic_vector(3 downto 0); doutO,doutl,dout2: out stdjogic_vector(3 downto 0);end regl2;architecture behav of regl2 isbeginp rocess(load)beginif loadevent

16、and load二TthendoutO=dinO;doutl=dinl;dout2=din2;end if;end process;end architecture behav;生成的模塊為:j reg121loaddouWlX.Oldm 0(1.01doul1I3.01151【3.0dout23.01血43衛(wèi)i hst * * *仿真結果為:Mn4V&laa15. oe4Q dinOX IIIjj dmlX US dinZX 13 COUtOA 1IS SutlA I25A D430loM* 11 ysZU y 1wVnsttJVrisHJV ns1UUpre15 075 nsC M： )i

17、tcX15XCX15X0 ctie)7 0 tmptmptmptmptmptmptmptmptmptmptmptmptmptmptmptmpdangdangdangdang=lll; end case;end process;end one;經編譯后生成的模塊為:6.量程自動轉換數字頻率計頂層文件：（見附錄）選擇做量程n動轉換的數字頻率計這個命題，完全是出于個人興趣，但是一旦開始這 方面的考慮時，還是遇到了很多問題的。其中，我嘗試過三種設計思路，最后一種勉強達到 了要求，還是倍感欣K面列出了遇到的問題及解決方案：（1）4遇到的問題及解決方案由丁本次設計的數字頻率計冇3個擋，需要有3個相應的時基

18、信號與之對應。剛開 始采用的方案是分別用3個分頻器產生3種時基信號，但是最終的結果不理想，后 來采用先用一個分頻器分頻得到0.001S的信號，再依次通過兩個十進制計數器分頻 得到0.01S, O.ls的信號的方案，結果比較理息，很好的解決了這個問題。(2)由丁輸入為4MHZ時鐘信號和分頻器分頻數較人，直接接入電路進行仿真難度很人， 且不易得到較準確的仿真結果。因此仿真時沒有接入分頻模塊，且clkjn（對應0.001$） 端輸入和sig端輸入也進行了同等比例的縮小，從而很好的解決了仿真遇到的問題。 小數點顯示模塊的設計也遇到了一些問題，因為電路離度模塊化，剛開始沒右找到 能很好反應小數點變化的敏

19、感量，后來偶爾發(fā)現了量程fl動轉換模塊的MUX31對應 的敏感最可以很好的解決這個問題，就設計出了小數點顯示模塊。從圖中可以看到 Mux31和dot模塊的一端同時連在十進制計數器的計數輸出端5編程調試（可選）6綜合時序仿真及功能分析:綜合仿真時，為了直觀的讀出所測頻率值，沒有加七段數碼顯示譯碼器。為了便于仿真， clk_in端輸入為lus（是1ms的0.001倍）,5ig輸入端也同樣變?yōu)榇郎y信號的0.001 倍，這樣得到的仿真結果仍為待測信號的頻率值。當clk_in端輸入1US, sig端輸入200ns時（即頻率為5KHZ）： 仿真結果另：Mctyg15 0* PS3. ore DMOJ US

20、163 04 us245 卩 us劃的as09 p us 0clk_inA 13A 135a A II10 JIDEl fA 1h03 :55El cA |i：.F20斗A 121ri cHA 11 :! 1 !-i 1=1 ：.p11112 !：；!NHill.!:!LI11:.!:!1:Mi： 11QLA* 1.j4- 1 1I4.MMI W3lirapQivgu10*10 11nc volj *|i從仿真圖中可以看到，dian端輸出為4,對應0擋，鎖存器輸出為5,即5KHz.符合要求。當clkjn端輸入lus. sig端輸入40ns時（即頻率為25KHz）； 仿真結果為：VaiwValue15 Of0clk_ltA 1Q dtanX 田A 010Q A iQ i Q4S 國clk_indi anX A CX -cu03wQX -lOJL4J助5SK -roinr亠21 20A021旳41h 11從仿真圖中町以看到，經過兩次換扌當后，第三個時基后，dian端為止 對應輸出 為249KHZ.此后就穩(wěn)定的顯示此數值符合要求。當clkn端輸入lOus* sig端輸入4ns時（即頻率為2500KHZ）： 仿真結果為：if：Vtlw15 oeK 1