完整word版量程自動(dòng)轉(zhuǎn)換數(shù)字頻率計(jì)

1、量程自動(dòng)轉(zhuǎn)換數(shù)字頻率計(jì)的設(shè)計(jì)1設(shè)計(jì)目標(biāo):A,B.C.D.E-設(shè)計(jì)一個(gè)3位十進(jìn)制數(shù)字式頻率計(jì)，其測(cè)量范M為1MHZ.量程分lOkHz.lOOkHz和IMHz 三檔（最大讀數(shù)分別為9.99kHz. 99.9kHz, 999kHz）被測(cè)信號(hào)應(yīng)是一符介CMOS電路要 求的脈沖或正弦波。些求最程可根據(jù)披測(cè)最的頻率大小自動(dòng)轉(zhuǎn)換，即當(dāng)計(jì)數(shù)器溢出時(shí)，產(chǎn)生一個(gè)換擋信號(hào), 讓整個(gè)計(jì)數(shù)時(shí)間減少為原來的1/10,從而實(shí)現(xiàn)換擋功能。要求實(shí)現(xiàn)溢出報(bào)警功能，即當(dāng)頻率高T- 999kHz W.產(chǎn)生一個(gè)報(bào)警信號(hào)，點(diǎn)亮LED燈， 從而實(shí)現(xiàn)溢出報(bào)警功能.小數(shù)點(diǎn)位置隨量程變化自動(dòng)移位0采用記憶顯示方式，即計(jì)數(shù)過程中不顯示數(shù)據(jù)，待計(jì)數(shù)

2、過程結(jié)束后，顯示計(jì)數(shù)結(jié)果，并 梅此顯示結(jié)果保持到下一次計(jì)數(shù)結(jié)束。顯示時(shí)間應(yīng)不小于1秒。2設(shè)計(jì)思路及實(shí)現(xiàn)方案:L頻率計(jì)的工作原理:常用的測(cè)量頻率的方法冇兩種，一種是測(cè)周期法，一種是測(cè)頻率法。測(cè)周期法需要冇基準(zhǔn)系統(tǒng)時(shí)鐘頻率FS,在待測(cè)信呂一個(gè)周期Tx內(nèi)，記錄基準(zhǔn)系統(tǒng)時(shí) 鐘頻率的周期數(shù)Ns,則被測(cè)頻率可表示為：Fx=Fs/Ns測(cè)頻率法就足在一定時(shí)間仙隔Tw（該時(shí)間定義為閘門時(shí)仙）內(nèi)，測(cè)得這個(gè)周期性信號(hào)的 朿復(fù)變換次數(shù)為Nx,則其頻率可表示為：Fx=Nx/Tw本S計(jì)采用的是直接測(cè)頻率的方法。2.頻率計(jì)的原理框圖:頻率計(jì)的系統(tǒng)設(shè)計(jì)町分為3位十進(jìn)制計(jì)數(shù)模塊，閘門控制模塊譯碼顯示模塊，町 自動(dòng)換擋模塊和分頻

3、模塊。其原理框圖如K：次中，町門動(dòng)換模塊為閘門控制模塊提供3個(gè),也就是三個(gè)測(cè)量范闔的基準(zhǔn)吋 種信號(hào)，通過計(jì)數(shù)器的最高位的溢出情況來判定工作在第幾嚴(yán)i.閘門控制模塊根據(jù)基準(zhǔn)時(shí)鐘信y產(chǎn)生基準(zhǔn)時(shí)鐘信弓周期2倍的周期使能借4,隨后 為鎖存器產(chǎn)生一周期性地鎖存信號(hào)，再然后為汁數(shù)模塊產(chǎn)生一周期性的清零信號(hào)。3位十進(jìn)制計(jì)數(shù)模塊在使能信號(hào)和清零信號(hào)的控制卜對(duì)被測(cè)信號(hào)的波形變化進(jìn)行計(jì) 數(shù)，若產(chǎn)生溢出則為口動(dòng)換擋模塊輸出一換擋信號(hào)。譯碼顯示模塊顯示被測(cè)信號(hào)的頻率。3設(shè)計(jì)過程（包括關(guān)鍵模塊的仿真結(jié)果及貼1.分頻模塊:輸入信號(hào)為4MHZ的5頻脈沖，經(jīng)過分頻器后得到1KHZ的脈沖。 分頻器的代碼如下：library i

4、eee;use ieee.stdogic_1164all;use ieee.std-logic_unsigned.all;entity fenping2 isport(elk : in stdjogic;clk_out: out stdjogic);end fenping2;architecture behavior offenping2 isbeginprocess(clk)variable count: integer range 0 to 1999;variable x; stdjogic;begi nif clkevent and clk=l* thenif count1999then

5、count:=count+l;elsecount:=0;x:=not X；end if;end if;clk_outO);elsif CLKevent and CLK=l thenifEN = Tthenif CQl 0)；end if;end if;end if;if CQl = 9 then COUNT = T;else COUNT = O;end if;CQ = CQl；end process;end behav;f3位十進(jìn)制計(jì)數(shù)模塊為:以上源程序編譯成功后生成計(jì)數(shù)器模塊如卜:countIO*1:P1CLKCQ3_ 01V1RSTCOUNT1t1PEN inst6r r“3閘門控制模塊:

6、以棊準(zhǔn)信號(hào)的周期為一杪為例，頻率測(cè)最的基本原理是計(jì)算一杪內(nèi)待測(cè)信號(hào)的脈沖個(gè) 數(shù)，這就要求能產(chǎn)生一個(gè)周期為2秒，占空比為50%的周期信號(hào)TSTEN。用這個(gè)信號(hào)作為計(jì)數(shù)器的EN輸入端，使具計(jì)數(shù)時(shí)間正好為1秒。當(dāng)TSTEN為高電平時(shí)，計(jì)數(shù)開始，低電平時(shí)， 計(jì)數(shù)停止。在計(jì)數(shù)器停止期間，酋先要產(chǎn)生一個(gè)鎖存信號(hào)LOAD,用其上升沿控制鎖存器 REG12將之前的計(jì)數(shù)結(jié)果存入鎖存器中，并由顯示模塊將rt顯示出來.設(shè)宣鎖存器足為了讓 顯示穩(wěn)定，不會(huì)因?yàn)橹芷谛缘那辶阈盘?hào)使得數(shù)值不斷閃爍。鎖存之后需有一淸零信號(hào) CLR.CNT將計(jì)數(shù)器清零，為卜一秒的計(jì)數(shù)操作做準(zhǔn)備。閘門控制模塊的VHDL源程序如下：library

7、ieee;use ieee.stdjogic_1164.all;use ieee.stdjogic.unsigned.all;entity testcti isport (elk : in stdogic;clr_cnt: out stdogic;tsten : out stdjogic;load : out stdjogic );end testcti;architecture behav of testcti issignal a:stdjogic;beginprocess(clk)beginif clkevent and clk= 1/ thena=nota;end if;end pro

8、cess;p rocess(clk,a)if a=O and clk=*O thenclr_cnt=l;else clr_cnt=*0*;end if;end process;load=not a;tsten= a;end behav;NameValu at15.08 ntMOelkA 0QIntA 12loadA 13A 0時(shí)序仿真結(jié)果如下:1.6 US)ps320. .13 ns&4Q卩 m960p m1 礙 315. 075 nsJLLnL_JUi_Ln_LrL_Ln_LrLLrL_Ln_i編譯后生成的模塊為:testctlelk dr entloadirst11I其中，elk為基準(zhǔn)信號(hào)

9、輸入端，clr_cnt為清零信號(hào)，tsten為計(jì)數(shù)使能信號(hào)，load為鎖存 允許信號(hào)。4可自動(dòng)換擋模塊:本設(shè)汁通過控制基準(zhǔn)時(shí)鐘信號(hào)來實(shí)現(xiàn)量程的自動(dòng)轉(zhuǎn)換。在第一個(gè)計(jì)數(shù)器的CLK端接一周期為0.001S (1KHZ)的時(shí)鐘信號(hào)，其測(cè)量范甬為 100-999000HZ.為2攝；在第一個(gè)計(jì)數(shù)器的COUNT端將會(huì)得到周期為0.01s的信號(hào)，即 為1擋，其測(cè)量范W為10-99900HZ：在第二個(gè)計(jì)數(shù)器的COUNT端將會(huì)得到0.1s的信號(hào)， 即為0扌當(dāng)，其測(cè)量范幗為0-9990HZO這里還需要一個(gè)3選1選擇器來選擇第幾個(gè)計(jì)數(shù)器的COUNT端作為基準(zhǔn)時(shí)鐘信號(hào)。3選1選擇器可根據(jù)3位十進(jìn)制計(jì)數(shù)模塊的溢出情況來作

10、為選擇標(biāo)準(zhǔn)。3選1選擇器的VHDL源程序如H：library leee;use ieee,stdjogic_1164.all;use ieee.std-logicjjnsigned.all;entity mux31 isport (a: in std_logic_vector(3 downto 0);y: out stdjogic;o: out std_logic;inputO: in stdogic;inputl: in stdjogic;input2: in stdjogic;);end mux31;architecture behav of mux31 isbeginp rocess(i

11、 nputOjnpu tljnput2,a)begincase a iswhen0000= y =input0;o y =inputl; o y =input2; o y=0;o=l;end case;end process;end behav;生成的模塊為:仿W波形為：當(dāng)輸入為0000時(shí):當(dāng)輸入為0001時(shí):A 栄NameValue15 . 0po q1A d-t3A 1M2A 1A37】A 1ftL.0AT1#5inputOA 1昭8cA 1yA 1當(dāng)輸入為0010時(shí):nnnrnnnnnnnnnnnnnnnnf-)psl&O. 0 ns320. 0 n=480, 0 ns640.0 ns8

12、00. 0 nsF1Ij_i_115.075 “-J.n_rLn_rLn_rLn_rLn_rLnjLn_rLnjLn_r.nTLrLJLrLnTLnTLrTrLrTnTLnTLrmnTLn_rL mrLrLrLrLrLrLrLrLrTLrLrLrLrLrLrLrLrLrLrLrLrumrLrLrLr.-rLn_rLrTrLrTrLn_n_rLn_n_n_n_rLn_rLrpps160.0 ns3m p fts480,0 ns640.0 ns800.0 n45,075 ns J1 n_rLrLrvrLrurLjLrrvrunjLj rwmnTLmmrLrrrmnnnnrLr TRRTLrLRRR

13、rLnTLRKRrLrLrLRRrmTLRRr)pcUO 0 nc320 nc480 0 m640 Ox800 0960 0 仏ZI *聲0At函A34151Slaneygjs.oeXE；A 1A 1【1】AL.0A 1inpiitOA 1input 1A 1ACA 1A 1：5 075 MJ.n_run_rLrLrLrvLn_rLn_rirLr_n_rLn_rLrkr一 -rLTin .man.njinjuuuLnTLrLrLrmnrLmruLruLnjVLrJUULnruinTL當(dāng)輸入為0011時(shí):S JIG OC時(shí)0B C2JA131 4(0 JkA5xnpulQA 116input 1

14、A 17tnput.2AI(A09yfA 15 075 m.rLrLn_rLrun_n_ri_n_n_rLrLrT廠Ln_rL_n.n n. n _ rLrmrLrLTLTTrLrLrLrLmrLrLrLrLrLrLrLrL n n n n. mrLrLnrLrLrLrLrLrLrLrLrLTLmrLmrLrmrLrLrLJTrLna nmr設(shè)計(jì)完全符合要求.0端町以作為量程溢出標(biāo)志。町以看到，綜上，量程門動(dòng)轉(zhuǎn)換模塊為:5.譯碼顯示模塊:譯碼顯示模塊的設(shè)計(jì)分為顯示鎖存器的設(shè)計(jì)，七段數(shù)碼顯示譯碼器的設(shè)計(jì)和小數(shù)點(diǎn) 顯示模塊的設(shè)計(jì)3部分。顯示鎖存器是在計(jì)數(shù)結(jié)束后，利用load信號(hào)的上升沿把最新計(jì) 數(shù)

15、結(jié)果保存起來。其源程序如下：library ieee;use ieee.stdjogic_1164,all;use ieee.stdjogic_unsigned.all;entity regl2 isport!load : in stdogic;dinO,dinl,din2: In std_logic_vector(3 downto 0); doutO,doutl,dout2: out stdjogic_vector(3 downto 0);end regl2;architecture behav of regl2 isbeginp rocess(load)beginif loadevent

16、and load二TthendoutO=dinO;doutl=dinl;dout2=din2;end if;end process;end architecture behav;生成的模塊為:j reg121loaddouWlX.Oldm 0(1.01doul1I3.01151【3.0dout23.01血43衛(wèi)i hst * * *仿真結(jié)果為:Mn4V&laa15. oe4Q dinOX IIIjj dmlX US dinZX 13 COUtOA 1IS SutlA I25A D430loM* 11 ysZU y 1wVnsttJVrisHJV ns1UUpre15 075 nsC M： )i

17、tcX15XCX15X0 ctie)7 0 tmptmptmptmptmptmptmptmptmptmptmptmptmptmptmptmpdangdangdangdang=lll; end case;end process;end one;經(jīng)編譯后生成的模塊為:6.量程自動(dòng)轉(zhuǎn)換數(shù)字頻率計(jì)頂層文件：（見附錄）選擇做量程n動(dòng)轉(zhuǎn)換的數(shù)字頻率計(jì)這個(gè)命題，完全是出于個(gè)人興趣，但是一旦開始這 方面的考慮時(shí)，還是遇到了很多問題的。其中，我嘗試過三種設(shè)計(jì)思路，最后一種勉強(qiáng)達(dá)到 了要求，還是倍感欣K面列出了遇到的問題及解決方案：（1）4遇到的問題及解決方案由丁本次設(shè)計(jì)的數(shù)字頻率計(jì)冇3個(gè)擋，需要有3個(gè)相應(yīng)的時(shí)基

18、信號(hào)與之對(duì)應(yīng)。剛開 始采用的方案是分別用3個(gè)分頻器產(chǎn)生3種時(shí)基信號(hào)，但是最終的結(jié)果不理想，后 來采用先用一個(gè)分頻器分頻得到0.001S的信號(hào)，再依次通過兩個(gè)十進(jìn)制計(jì)數(shù)器分頻 得到0.01S, O.ls的信號(hào)的方案，結(jié)果比較理息，很好的解決了這個(gè)問題。(2)由丁輸入為4MHZ時(shí)鐘信號(hào)和分頻器分頻數(shù)較人，直接接入電路進(jìn)行仿真難度很人， 且不易得到較準(zhǔn)確的仿真結(jié)果。因此仿真時(shí)沒有接入分頻模塊，且clkjn（對(duì)應(yīng)0.001$） 端輸入和sig端輸入也進(jìn)行了同等比例的縮小，從而很好的解決了仿真遇到的問題。 小數(shù)點(diǎn)顯示模塊的設(shè)計(jì)也遇到了一些問題，因?yàn)殡娐冯x度模塊化，剛開始沒右找到 能很好反應(yīng)小數(shù)點(diǎn)變化的敏

19、感量，后來偶爾發(fā)現(xiàn)了量程fl動(dòng)轉(zhuǎn)換模塊的MUX31對(duì)應(yīng) 的敏感最可以很好的解決這個(gè)問題，就設(shè)計(jì)出了小數(shù)點(diǎn)顯示模塊。從圖中可以看到 Mux31和dot模塊的一端同時(shí)連在十進(jìn)制計(jì)數(shù)器的計(jì)數(shù)輸出端5編程調(diào)試（可選）6綜合時(shí)序仿真及功能分析:綜合仿真時(shí)，為了直觀的讀出所測(cè)頻率值，沒有加七段數(shù)碼顯示譯碼器。為了便于仿真， clk_in端輸入為lus（是1ms的0.001倍）,5ig輸入端也同樣變?yōu)榇郎y(cè)信號(hào)的0.001 倍，這樣得到的仿真結(jié)果仍為待測(cè)信號(hào)的頻率值。當(dāng)clk_in端輸入1US, sig端輸入200ns時(shí)（即頻率為5KHZ）： 仿真結(jié)果另：Mctyg15 0* PS3. ore DMOJ US

20、163 04 us245 卩 us劃的as09 p us 0clk_inA 13A 135a A II10 JIDEl fA 1h03 :55El cA |i：.F20斗A 121ri cHA 11 :! 1 !-i 1=1 ：.p11112 !：；!NHill.!:!LI11:.!:!1:Mi： 11QLA* 1.j4- 1 1I4.MMI W3lirapQivgu10*10 11nc volj *|i從仿真圖中可以看到，dian端輸出為4,對(duì)應(yīng)0擋，鎖存器輸出為5,即5KHz.符合要求。當(dāng)clkjn端輸入lus. sig端輸入40ns時(shí)（即頻率為25KHz）； 仿真結(jié)果為：VaiwValue15 Of0clk_ltA 1Q dtanX 田A 010Q A iQ i Q4S 國(guó)clk_indi anX A CX -cu03wQX -lOJL4J助5SK -roinr亠21 20A021旳41h 11從仿真圖中町以看到，經(jīng)過兩次換扌當(dāng)后，第三個(gè)時(shí)基后，dian端為止 對(duì)應(yīng)輸出 為249KHZ.此后就穩(wěn)定的顯示此數(shù)值符合要求。當(dāng)clkn端輸入lOus* sig端輸入4ns時(shí)（即頻率為2500KHZ）： 仿真結(jié)果為：if：Vtlw15 oeK 1