時(shí)序邏輯電路51時(shí)序邏輯電路的基本概念1時(shí)序邏輯電路

1、第5章時(shí)序邏輯電路5.1 時(shí)序邏輯電路的基本概念1. 時(shí)序邏輯電路的結(jié)構(gòu)及特點(diǎn)時(shí)序邏輯電路在任何時(shí)刻的輸出狀態(tài)不僅取決于當(dāng)時(shí)的輸入信號，還與電路的原狀態(tài)有關(guān)，觸發(fā)器就是最簡單的時(shí)序邏輯電路，時(shí)序邏輯電路中必須含有存 儲電路。時(shí)序電路的基本結(jié)構(gòu)如圖5.1所示，它由組合電路和存儲電路兩部分組成。圖5.1 時(shí)序邏輯電路框圖時(shí)序邏輯電路具有以下特點(diǎn)：（1）時(shí)序邏輯電路通常包含組合電路和存儲電路兩個(gè)組成部分，而存儲電路要 記憶給定時(shí)刻前的輸入輸出信號，是必不可少的。（2）時(shí)序邏輯電路中存在反饋，存儲電路的輸出狀態(tài)必須反饋到組合電路的輸 入端，與輸入信號一起，共同決定組合邏輯電路的輸出。2. 時(shí)序邏輯電路

2、的分類（1）按時(shí)鐘輸入方式時(shí)序電路按照時(shí)鐘輸入方式分為同步時(shí)序電路和異步時(shí)序電路兩大類。同步時(shí)序電路中，各觸發(fā)器受同一時(shí)鐘控制，其狀態(tài)轉(zhuǎn)換與所加的時(shí)鐘脈沖信號都是 同步的；異步時(shí)序電路中，各觸發(fā)器的時(shí)鐘不同，電路狀態(tài)的轉(zhuǎn)換有先有后。同 步時(shí)序電路較復(fù)雜，其速度高于異步時(shí)序電路。（2）按輸出信號的特點(diǎn)根據(jù)輸出信號的特點(diǎn)可將時(shí)序電路分為米里（Mealy）型和摩爾（Moore）型 兩類。米里型電路的外部輸出 Z既與觸發(fā)器的狀態(tài) Q有關(guān)，又與外部輸入X有 關(guān)。而摩爾型電路的外部輸出 Z僅與觸發(fā)器的狀態(tài) Q有關(guān)，而與外部輸入X無 關(guān)。（3）按邏輯功能時(shí)序邏輯電路按邏輯功能可劃分為寄存器、鎖存器、移位寄存

3、器、計(jì)數(shù)器和節(jié)拍 發(fā)生器等。3. 時(shí)序邏輯電路的邏輯功能描述方法描述一個(gè)時(shí)序電路的邏輯功能可以采用邏輯方程組（驅(qū)動方程、輸出方程、 狀態(tài)方程）、狀態(tài)表、狀態(tài)圖、時(shí)序圖等方法。這些方法可以相互轉(zhuǎn)換，而且都 是分析和設(shè)計(jì)時(shí)序電路的基本工具。5.2時(shí)序邏輯電路的分析方法和設(shè)計(jì)方法1. 時(shí)序邏輯電路的分析步驟（1）首先確定是同步還是異步。若是異步，須寫出各觸發(fā)器的時(shí)鐘方程。（2）寫驅(qū)動方程。（3）寫狀態(tài)方程（或次態(tài)方程）。（4）寫輸出方程。若電路由外部輸出，要寫出這些輸出的邏輯表達(dá)式，即輸出 方程。（5）列狀態(tài)表（6）畫狀態(tài)圖和時(shí)序圖。（7）檢查電路能否自啟動并說明其邏輯功能。5.2.1同步時(shí)序邏輯電

4、路的設(shè)計(jì)方法1. 同步時(shí)序邏輯電路的設(shè)計(jì)步驟設(shè)計(jì)同步時(shí)序電路的一般過程如圖 5.10所示。圖5.10同步時(shí)序電路的設(shè)計(jì)過程5.3 寄存器和鎖存器能夠暫存數(shù)碼（或指令代碼）的數(shù)字部件稱為寄存器。 寄存器根據(jù)功能可分為數(shù)碼寄存器和移位寄存器兩大類。5.3.1 數(shù)碼寄存器寄存器要存放數(shù)碼，必須要存得進(jìn)、記得住、取得出。因此寄存器中除觸發(fā) 器外，通常還有一些控制作用的門電路相配合。圖5.17為由D觸發(fā)器組成的4位數(shù)碼寄存器。在存數(shù)指令（CP脈沖上升沿） 的作用下，可將預(yù)先加在各D觸發(fā)器輸入端的數(shù)碼，存入相應(yīng)的觸發(fā)器中，并可 從各觸發(fā)器的Q端同時(shí)輸出，所以稱其為并行輸入、并行輸出的寄存器。55.0& Q

5、、 Qm CP 昭/J|6d圖5.17 4位數(shù)碼寄存器數(shù)碼寄存器的特點(diǎn)是：（1）在存入新數(shù)碼時(shí)能將寄存器中的原始數(shù)碼自動清除，即只需要輸入一個(gè)接 收脈沖，就可將數(shù)碼存入寄存器中一一單拍接收方式的寄存器。（2）在接收數(shù)碼時(shí)，各位數(shù)碼同時(shí)輸入，而各位輸出的數(shù)碼也同時(shí)取出，即并 行輸入、并行輸出的寄存器。（3）在寄存數(shù)據(jù)之前，應(yīng)在 忌端輸入負(fù)脈沖清零，使各觸發(fā)器均清零。5.3.2 移位寄存器1. 單向移位寄存器由D觸發(fā)器構(gòu)成的4位右移寄存器如圖5.18所示。CR為異步清零端。左邊 觸發(fā)器的輸出接至相鄰右邊觸發(fā)器的輸入端 D,輸入數(shù)據(jù)由最左邊觸發(fā)器 FF）的 輸入端D0接入。Q并行輸岀Q圖5.18D觸

6、發(fā)器組成的4位右移寄存器除用D觸發(fā)器外，也可用JK、RS觸發(fā)器構(gòu)成寄存器，只需將JK或RS觸發(fā) 器轉(zhuǎn)換為D觸發(fā)器功能即可。但T觸發(fā)器不能用來構(gòu)成移位寄存器。圖5.20 D觸發(fā)器組成的4位雙向左移寄存器2. 雙向移位寄存器雙向移位寄存器電路結(jié)構(gòu)如圖5.20所示，將右移寄存器和左移寄存器組合 起來，并引入控制端S便構(gòu)成既可左移又可右移的雙向移位寄存器。5.3.3 鎖存器1.鎖存器原理鎖存器又稱自鎖電路，是用來暫存數(shù)碼的邏輯部件，如圖5.21所示是一位鎖存器邏輯電路圖，它與觸發(fā)器的區(qū)別是：當(dāng)使能信號到來時(shí)，輸出隨輸入數(shù)碼 變化（相當(dāng)于輸出直接接到輸入端）；當(dāng)使能信號結(jié)束時(shí)，輸出保持使能信號跳 變時(shí)的

7、狀態(tài)不變。DQQ圖5.21位鎖存器邏輯電路圖2. 鎖存器集成電路介紹75是4位鎖存器，它包括TTL系列中的54/7475 , 54/74 LS75和CMOS系 列中的54/74HC75、54/74HC175等。其外引腳排列圖如圖 5.22所示。IQ 2Q 2Q1C2CGND 3Q 3Q 4Q161514131211109)74LS7512345678nnnnnnnnIQ ID 2D3C4C Vcc 3D 4D 4Q圖5.22 4位鎖存器75外引腳排列圖5.3.4寄存器集成電路介紹1.集成移位寄存器74194集成移位寄存器74194如圖5.23所示1 1. 1Q打 Qi Qm QS _CP741

8、94s,%DR“ D D, DD* 必一7(a邏輯功能示意圖心 QuQiQ：CPS,SR 16 15141312111097419412345678UUUUUDLJLJR|)% D“ “ IX D, Dhj GND(b)引腳圖圖5.23集成移位寄存器741942. 集成移位寄存器的應(yīng)用移位寄存器除了具有寄存數(shù)碼和將數(shù)碼移位的功能外，還可以構(gòu)成各種計(jì)數(shù) 器和分頻器。圖5.24所示為4位右移寄存器構(gòu)成的環(huán)形計(jì)數(shù)器。FFCIR0ID QCRAID QCp-o3pC3rCp-c1iFFiCPCE圖5.24環(huán)形計(jì)數(shù)器ri2圖5.25環(huán)形計(jì)數(shù)器時(shí)序圖 TLYI00010 0 0_lL STARTSTART

9、(a)邏輯圖圖5.26 用74194構(gòu)成的環(huán)形計(jì)數(shù)器Qi Ql Q： Q-* CPUiRRn74194慶 D| D、D；7ITI 23斗右百了 ggjuuuLrLJLrLrQ、W)時(shí)序圖圖 5.27用74194構(gòu)成的扭環(huán)形計(jì)數(shù)器5.4 計(jì)數(shù)器能累計(jì)輸入脈沖個(gè)數(shù)的時(shí)序部件叫計(jì)數(shù)器。 計(jì)數(shù)器不僅能用于計(jì)數(shù)，還可用 于定時(shí)、分頻和程序控制等。計(jì)數(shù)器按計(jì)數(shù)進(jìn)制可分為二進(jìn)制計(jì)數(shù)器和非二進(jìn)制計(jì)數(shù)器；按數(shù)字的增減趨 勢可分為加法計(jì)數(shù)器、減法計(jì)數(shù)器和可逆計(jì)數(shù)器；按計(jì)數(shù)器中各觸發(fā)器翻轉(zhuǎn)是否 與計(jì)數(shù)脈沖同步可分為同步計(jì)數(shù)器和異步計(jì)數(shù)器。5.4.1 二進(jìn)制計(jì)數(shù)器1.異步二進(jìn)制計(jì)數(shù)器以3位二進(jìn)制加法計(jì)數(shù)器為例，邏輯圖

10、如圖 5.28所示。(?iQQiFFiFF2FFs圖5.28 JK觸發(fā)器構(gòu)成的3位異步二進(jìn)制加法計(jì)數(shù)器cp-TLrLrLrLTLrLrLrLrL1圖5.29二進(jìn)制加計(jì)數(shù)器的時(shí)序圖-TLrLrLrLTLrLrLrLrL2.同步二進(jìn)制計(jì)數(shù)器(1)同步二進(jìn)制加法計(jì)數(shù)器5.33所示,由4個(gè)JK觸發(fā)器組成的4位同步二進(jìn)制加法計(jì)數(shù)器的邏輯圖如圖 圖中各觸發(fā)器的時(shí)鐘脈沖同時(shí)接計(jì)數(shù)脈沖 CP,因而這是一個(gè)同步時(shí)序電路02IT；FF,O IJCT計(jì)數(shù)脈沖CR清零脈沖圖5.33 4位同步二進(jìn)制加法計(jì)數(shù)器的邏輯圖C4二D二。 匡14匡I M CIKQaHK RC IQ由邏輯圖知，各觸發(fā)器的驅(qū)動方程分別為Jo=K)=

11、1J i=Ki=QJ2=K=QQ3=Kb=QQQcf-rLrLrLrLrLTLrLrLrLrLrLrLrLrLrLrLGiQaL L LL圖5.34 4位同步二進(jìn)制加法計(jì)數(shù)器的時(shí)序圖(2)同步二進(jìn)制可逆計(jì)數(shù)器Ci2Q 1JC1C1KFF* CP計(jì)數(shù)昧沖 11CK清零脈沖x加/減 控制倍羽圖5.35 二進(jìn)制可逆計(jì)數(shù)器的邏輯圖當(dāng)加/減控制信號X=1時(shí)，F(xiàn)FiFF3中的各J、K端分別與低位各觸發(fā)器的 Q 端相連，作加法計(jì)數(shù)；當(dāng)加/減控制信號X=0時(shí)，F(xiàn)FiFF3中的各J、K端分別與 低位各觸發(fā)器的Q端相連，作減法計(jì)數(shù)，實(shí)現(xiàn)了可逆計(jì)數(shù)器的功能。5.4.2 十進(jìn)制計(jì)數(shù)器1.8421 BCD碼同步十進(jìn)制加

12、法計(jì)數(shù)器圖5.36所示為由4個(gè)下降沿觸發(fā)的JK觸發(fā)器組成的8421BCD碼同步十進(jìn)制加法計(jì)數(shù)器的邏輯圖。它是在同步二進(jìn)制加法計(jì)數(shù)器的基礎(chǔ)上修改而成的。Q2Qi2FL卜冃FFi卜Q IJ匡CKIKRQ嘩1KRCP計(jì)數(shù)脈沖CR清零脈沖(1)(2)(3)(4)圖5.36 8421 BCD碼同步十進(jìn)制加法計(jì)數(shù)器的邏輯圖寫出驅(qū)動方程寫出JK觸發(fā)器的特性方程作狀態(tài)轉(zhuǎn)換表作狀態(tài)圖及時(shí)序圖(5)檢查電路能否自啟動1234567S910併-TLrLrLrLrLrLrLrLTLrL aI|_|_|II|_|L2I II I心II&I L圖5.37 8421 BCD同步十進(jìn)制加法計(jì)數(shù)器的狀態(tài)圖圖5.38同步十進(jìn)制加

13、法計(jì)數(shù)器時(shí)序圖2. 8421 BCD碼異步十進(jìn)制加法計(jì)數(shù)器異步十進(jìn)制計(jì)數(shù)器的邏輯電路圖如圖 5.40所示，從圖中可見，各觸發(fā)器的 時(shí)鐘脈沖端不受同一脈沖控制，各個(gè)觸發(fā)器的翻轉(zhuǎn)除受 J、K端控制外，還要看 是否具備翻轉(zhuǎn)的時(shí)鐘條件，因此分析起來較復(fù)雜。5.4.3 集成計(jì)數(shù)器介紹集成計(jì)數(shù)器種類很多，有同步的，也有異步的。集成計(jì)數(shù)器功能比較完善， 一般設(shè)有更多的附加功能，適用性強(qiáng)，使用也更方便。1.異步集成計(jì)數(shù)器74290二-五-十進(jìn)制異步加法計(jì)數(shù)器74290的電路結(jié)構(gòu)如圖5.41所示。cp計(jì)數(shù)脈沖圖5.40 8421 BCD碼異步十進(jìn)制加法計(jì)數(shù)器的邏輯圖CR清零脈神邏輯功能示意圖和引腳圖如圖5.42

14、所示74290Ki(2)R丿曲(a)邏輯功能示意圖Ri(2)CPCP.QnQinnnnnnn141312111098)742901234567LILILILILILILI25礙Q.NCGND(b)引腳圖圖5.4274290的邏輯功能示意圖和引腳圖2. 74290的應(yīng)用74290通過輸入輸出端子的不同連接，可組成不同進(jìn)制的計(jì)數(shù)器。圖5.43 圖5.45分別是用74290組成的二進(jìn)制、五進(jìn)制和十進(jìn)制計(jì)數(shù)器(箭頭示出信號 的輸入輸出端)。742909(2)圖5.43二進(jìn)制計(jì)數(shù)器74290C片CP2D圖5.45 8421 BCD十進(jìn)制計(jì)數(shù)器利用反饋復(fù)位使計(jì)數(shù)器清零從而跳過無效狀態(tài)構(gòu)成所需進(jìn)制計(jì)數(shù)器的方

15、法,稱為反饋復(fù)位法或反饋清零法。當(dāng)計(jì)數(shù)長度較長時(shí)，可將集成計(jì)數(shù)器級聯(lián)起來使用。3.同步集成計(jì)數(shù)器74161集成芯片74161是同步的可預(yù)置4位二進(jìn)制加法計(jì)數(shù)器。5.48分別是它的邏輯電路圖和引腳圖。心 RCO Qi QQ*ETU）邏輯功能示意圖（b）引腳圖圖 5.48 74161的邏輯功能示意圖和引腳圖4. 74161的應(yīng)用74161是集成同步4位二進(jìn)制計(jì)數(shù)器，也就是模16計(jì)數(shù)器，用它可構(gòu)成任意進(jìn)制計(jì)數(shù)器。實(shí)現(xiàn)的方法有反饋復(fù)位法和反饋預(yù)置法。5.5 節(jié)拍脈沖發(fā)生器節(jié)拍脈沖發(fā)生器就是用來產(chǎn)生在時(shí)間上有的先后順序脈沖的一種時(shí)序電路， 有時(shí)也稱順序脈沖發(fā)生器。常見的順序脈沖發(fā)生器有計(jì)數(shù)型和寄存器型兩種。1.計(jì)數(shù)型順序脈沖發(fā)生器圖5.54所示電路是計(jì)數(shù)型順序脈沖發(fā)生器。它由計(jì)數(shù)器和譯碼器兩部分組 成。三個(gè)觸發(fā)器FFs FF、FFo組成異步3位二進(jìn)制加法計(jì)數(shù)器，8個(gè)與門組成3 8線譯碼器。前者是時(shí)序電路，后者是組合電路。譯駕器01-0 I I CAD2 *=FCIA計(jì)數(shù)器圖5.54節(jié)拍脈沖發(fā)生器邏輯圖只要在計(jì)數(shù)器的輸入端 CP加入固定頻率的脈沖，便可在 P0P7端依次得到 輸出脈沖