082709_合肥工業(yè)大學(xué)數(shù)電題集

1、一、選擇題1十進(jìn)制數(shù)33的余3碼為 。A. 00110110 B. 110110 C. 01100110 D. 1001002二進(jìn)制小數(shù)-0.0110的補(bǔ)碼表示為 。A0.1010 B1.1001 C1.0110 D1.10103兩輸入與非門(mén)輸出為0時(shí)，輸入應(yīng)滿(mǎn)足 。A兩個(gè)同時(shí)為1 B兩個(gè)同時(shí)為0 C兩個(gè)互為相反 D兩個(gè)中至少有一個(gè)為04某4變量卡諾圖中有9個(gè)“0”方格7個(gè)“1”方格，則相應(yīng)的標(biāo)準(zhǔn)與或表達(dá)式中共有多少個(gè)與項(xiàng) ？A 9 B7 C16 D不能確定5. 下列邏輯函數(shù)中，與相等的是 。 6. 設(shè)計(jì)一個(gè)6進(jìn)制的同步計(jì)數(shù)器，需要 個(gè)觸發(fā)器。3 4 5 67. 下列電路中，屬于時(shí)序邏輯電路的

2、是 。編碼器 半加器 寄存器 譯碼器8. 列電路中，實(shí)現(xiàn)邏輯功能的是 。 (D)9. 的輸出端可直接相連，實(shí)現(xiàn)線與邏輯功能。與非門(mén) 一般門(mén) 集電極開(kāi)路門(mén) 一般門(mén)10以下代碼中為無(wú)權(quán)碼的為 。 A. 8421BCD碼 B. 5421BCD碼 C. 余三碼 D. 格雷碼11以下代碼中為恒權(quán)碼的為 。A.8421BCD碼 B. 5421BCD碼 C. 余三碼 D. 格雷碼12一位十六進(jìn)制數(shù)可以用 位二進(jìn)制數(shù)來(lái)表示。A. B. C. D. 1613十進(jìn)制數(shù)25用8421BCD碼表示為 。A.10 101 B.0010 0101 C.100101 D.1010114在一個(gè)8位的存儲(chǔ)單元中，能夠存儲(chǔ)的最大

3、無(wú)符號(hào)整數(shù)是 。A.（256）10 B.（127）10 C.（FF）16 D.（255）1015與十進(jìn)制數(shù)（53.5）10等值的數(shù)或代碼為 。A.(0101 0011.0101)8421BCD B.(35.8)16 C.(110101.1)2 D.(65.4)816矩形脈沖信號(hào)的參數(shù)有 。A.周期 B.占空比 C.脈寬 D.掃描期17與八進(jìn)制數(shù)(47.3)8等值的數(shù)為：A. (100111.011)2 B.(27.6)16 C.(27.3 )16 D. (100111.11)218. 常用的BCD碼有 。A.奇偶校驗(yàn)碼 B.格雷碼 C.8421碼 D.余三碼19與模擬電路相比，數(shù)字電路主要的優(yōu)

4、點(diǎn)有 。A.容易設(shè)計(jì) B.通用性強(qiáng) C.保密性好 D.抗干擾能力強(qiáng)20n個(gè)變量的最小項(xiàng)是 。A. n個(gè)變量的積項(xiàng)，它包含全部n個(gè)變量 B. n個(gè)變量的和項(xiàng)，它包含全部n個(gè)變量C. 每個(gè)變量都以原變量或者反變量的形式出現(xiàn)，且僅出現(xiàn)一次。D. n個(gè)變量的和項(xiàng)，它不包含全部變量。21當(dāng)描述同步時(shí)序電路的最簡(jiǎn)狀態(tài)表中含有（）個(gè)狀態(tài)時(shí)，需要兩個(gè)觸發(fā)器。A 3 B 4 C 2 D 522組合邏輯電路的結(jié)構(gòu)特點(diǎn)，表現(xiàn)為（ ）。A有記憶功能 B有反饋回路 C不含記憶元件 D無(wú)反饋回路23. 以下表達(dá)式中符合邏輯運(yùn)算法則的是 。 A.CC=C2 B.1+1=10 C.01 D.A+1=124. 邏輯變量的取值和

5、可以表示： 。 A.開(kāi)關(guān)的閉合、斷開(kāi) B.電位的高、低 C.真與假 D.電流的有、無(wú) 25. 當(dāng)邏輯函數(shù)有n個(gè)變量時(shí)，共有 個(gè)變量取值組合？ A. n B. 2n C. n2 D. 2n26. 邏輯函數(shù)的表示方法中具有唯一性的是 。A.真值表 B.表達(dá)式 C.邏輯圖 D.卡諾圖27.F=A+BD+CDE+D= 。A. B. C. D.28.邏輯函數(shù)F= = 。A.B B.A C. D. 29求一個(gè)邏輯函數(shù)F的對(duì)偶式，可將F中的 。A.”換成“+”，“+”換成“” B.原變量換成反變量，反變量換成原變量C.變量不變D.常數(shù)中“0”換成“1”，“1”換成“0”E.常數(shù)不變30A+BC= 。A .A

6、+B B.A+C C.（A+B）（A+C） D.B+C31在 輸入情況下，“與非”運(yùn)算的結(jié)果是邏輯0。 A全部輸入是0 B.任一輸入是0 C.僅一輸入是0 D.全部輸入是132在 種輸入情況下，“或非”運(yùn)算的結(jié)果是邏輯0。A全部輸入是0 B.全部輸入是1 C.任一輸入為0，其他輸入為1 D.任一輸入為133. 三態(tài)門(mén)輸出高阻狀態(tài)時(shí)， 是正確的說(shuō)法。A.用電壓表測(cè)量指針不動(dòng) B.相當(dāng)于懸空 C.電壓不高不低 D.測(cè)量電阻指針不動(dòng)34. 以下電路中可以實(shí)現(xiàn)“線與”功能的有 。A.與非門(mén) B.三態(tài)輸出門(mén) C.集電極開(kāi)路門(mén) D.漏極開(kāi)路門(mén)35以下電路中常用于總線應(yīng)用的有 。A.TSL門(mén) B.OC門(mén) C

7、. 漏極開(kāi)路門(mén) D.CMOS與非門(mén)36邏輯表達(dá)式Y(jié)=AB可以用 實(shí)現(xiàn)。A.正或門(mén) B.正非門(mén) C.正與門(mén) D.負(fù)或門(mén)37TTL電路在正邏輯系統(tǒng)中，以下各種輸入中 相當(dāng)于輸入邏輯“1”。A.懸空 B.通過(guò)電阻2.7k接電源C.通過(guò)電阻2.7k接地 D.通過(guò)電阻510接地38對(duì)于TTL與非門(mén)閑置輸入端的處理，可以 。A.接電源 B.通過(guò)電阻3k接電源 C.接地 D.與有用輸入端并聯(lián)39要使TTL與非門(mén)工作在轉(zhuǎn)折區(qū)，可使輸入端對(duì)地外接電阻RI 。A.RON B.ROFF C.ROFFRIRON D.ROFF40三極管作為開(kāi)關(guān)使用時(shí)，要提高開(kāi)關(guān)速度，可 。A.降低飽和深度 B.增加飽和深度 C.采用有

8、源泄放回路 D.采用抗飽和三極管41CMOS數(shù)字集成電路與TTL數(shù)字集成電路相比突出的優(yōu)點(diǎn)是 。A.微功耗 B.高速度 C.高抗干擾能力 D.電源范圍寬42與CT4000系列相對(duì)應(yīng)的國(guó)際通用標(biāo)準(zhǔn)型號(hào)為 。A.CT74S肖特基系列 B. CT74LS低功耗肖特基系列C.CT74L低功耗系列 D. CT74H高速系列43.N個(gè)觸發(fā)器可以構(gòu)成能寄存 位二進(jìn)制數(shù)碼的寄存器。 A.N-1 B.N C.N+1 D.2N44在下列觸發(fā)器中，有約束條件的是 。 A.主從JK F/F B.主從D F/F C.同步RS F/F D.邊沿D F/F45一個(gè)觸發(fā)器可記錄一位二進(jìn)制代碼，它有 個(gè)穩(wěn)態(tài)。A.0 B.1 C

9、.2 D.3 E.446存儲(chǔ)8位二進(jìn)制信息要 個(gè)觸發(fā)器。A.2 B.3 C.4 D.847對(duì)于T觸發(fā)器，若原態(tài)Qn=0，欲使新態(tài)Qn+1=1，應(yīng)使輸入T= 。A.0 B.1 C.Q D.48對(duì)于T觸發(fā)器，若原態(tài)Qn=1，欲使新態(tài)Qn+1=1，應(yīng)使輸入T= 。A.0 B.1 C.Q D.49對(duì)于D觸發(fā)器，欲使Qn+1=Qn，應(yīng)使輸入D= 。A.0 B.1 C.Q D.50對(duì)于JK觸發(fā)器，若J=K，則可完成 觸發(fā)器的邏輯功能。A.RS B.D C.T D.T51欲使JK觸發(fā)器按Qn+1=Qn工作，可使JK觸發(fā)器的輸入端 。A.J=K=0 B.J=Q,K= C.J=,K=Q D.J=Q,K=0 E.

10、J=0,K=52欲使JK觸發(fā)器按Qn+1=n工作，可使JK觸發(fā)器的輸入端 。A.J=K=1 B.J=Q,K= C.J=,K=Q D.J=Q,K=1 E.J=1,K=Q53欲使JK觸發(fā)器按Qn+1=0工作，可使JK觸發(fā)器的輸入端 。A.J=K=1 B.J=Q,K=Q C.J=Q,K=1 D.J=0,K=1 E.J=K=154欲使JK觸發(fā)器按Qn+1=1工作，可使JK觸發(fā)器的輸入端 。A.J=K=1 B.J=1,K=0 C.J=K= D.J=K=0 E.J=,K=055欲使D觸發(fā)器按Qn+1=n工作，應(yīng)使輸入D= 。A.0 B.1 C.Q D.56下列觸發(fā)器中，克服了空翻現(xiàn)象的有 。A.邊沿D觸發(fā)

11、器 B.主從RS觸發(fā)器 C.同步RS觸發(fā)器 D.主從JK觸發(fā)器57下列觸發(fā)器中，沒(méi)有約束條件的是 。A.基本RS觸發(fā)器 B.主從RS觸發(fā)器 C.同步RS觸發(fā)器 D.邊沿D觸發(fā)器58描述觸發(fā)器的邏輯功能的方法有 。A.狀態(tài)轉(zhuǎn)換真值表 B.特性方程 C.狀態(tài)轉(zhuǎn)換圖 D.狀態(tài)轉(zhuǎn)換卡諾圖59為實(shí)現(xiàn)將JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器，應(yīng)使 。A.J=D,K= B. K=D,J= C.J=K=D D.J=K=60.邊沿式D觸發(fā)器是一種 穩(wěn)態(tài)電路。A.無(wú) B.單 C.雙 D.多61下列表達(dá)式中不存在競(jìng)爭(zhēng)冒險(xiǎn)的有 。 A.Y=+AB B.Y=AB+C C.Y=AB+AB D.Y=(A+)A62若在編碼器中有50個(gè)編碼

12、對(duì)象，則要求輸出二進(jìn)制代碼位數(shù)為 位。A.5 B.6 C.10 D.5063.一個(gè)16選一的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有 個(gè)。 A.1 B.2 C.4 D.1664.下列各函數(shù)等式中無(wú)冒險(xiǎn)現(xiàn)象的函數(shù)式有 。 A. B. C. D. E.65函數(shù)，當(dāng)變量的取值為 時(shí)，將出現(xiàn)冒險(xiǎn)現(xiàn)象。 A.B=C=1 B.B=C=0 C.A=1，C=0 D.A=0，B=066四選一數(shù)據(jù)選擇器的數(shù)據(jù)輸出Y與數(shù)據(jù)輸入Xi和地址碼Ai之間的邏輯表達(dá)式為Y= 。A. B. C. D.67.一個(gè)8選一數(shù)據(jù)選擇器的數(shù)據(jù)輸入端有 個(gè)。A.1 B.2 C.3 D.4 E.868在下列邏輯電路中，不是組合邏輯電路的有

13、 。A.譯碼器 B.編碼器 C.全加器 D.寄存器69八路數(shù)據(jù)分配器，其地址輸入端有 個(gè)。A.1 B.2 C.3 D.4 E.870組合邏輯電路消除競(jìng)爭(zhēng)冒險(xiǎn)的方法有 。A. 修改邏輯設(shè)計(jì) B.在輸出端接入濾波電容C.后級(jí)加緩沖電路 D.屏蔽輸入信號(hào)的尖峰干擾71101鍵盤(pán)的編碼器輸出 位二進(jìn)制代碼。A.2 B.6 C.7 D.872用三線-八線譯碼器74LS138實(shí)現(xiàn)原碼輸出的8路數(shù)據(jù)分配器，應(yīng) 。A.=1，=D，=0 B. =1，=D，=DC.=1，=0，=D D. =D，=0，=073以下電路中，加以適當(dāng)輔助門(mén)電路， 適于實(shí)現(xiàn)單輸出組合邏輯電路。A.二進(jìn)制譯碼器 B.數(shù)據(jù)選擇器 C.數(shù)值比

14、較器 D.七段顯示譯碼器74用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)Y=，應(yīng)使 。A.D0=D2=0，D1=D3=1 B.D0=D2=1，D1=D3=0C.D0=D1=0，D2=D3=1 D.D0=D1=1，D2=D3=075用三線-八線譯碼器74LS138和輔助門(mén)電路實(shí)現(xiàn)邏輯函數(shù)Y=，應(yīng) 。A.用與非門(mén)，Y= B.用與門(mén)，Y=C.用或門(mén)，Y= D.用或門(mén)，Y=76同步計(jì)數(shù)器和異步計(jì)數(shù)器比較，同步計(jì)數(shù)器的顯著優(yōu)點(diǎn)是 。 A.工作速度高 B.觸發(fā)器利用率高 C.電路簡(jiǎn)單 D.不受時(shí)鐘CP控制。77把一個(gè)五進(jìn)制計(jì)數(shù)器與一個(gè)四進(jìn)制計(jì)數(shù)器串聯(lián)可得到 進(jìn)制計(jì)數(shù)器。 A.4 B.5 C.9 D.2078下列邏輯電路中為

15、時(shí)序邏輯電路的是 。 A.變量譯碼器 B.加法器 C.數(shù)碼寄存器 D.數(shù)據(jù)選擇器79. N個(gè)觸發(fā)器可以構(gòu)成最大計(jì)數(shù)長(zhǎng)度（進(jìn)制數(shù)）為 的計(jì)數(shù)器。 A.N B.2N C.N2 D.2N80. N個(gè)觸發(fā)器可以構(gòu)成能寄存 位二進(jìn)制數(shù)碼的寄存器。 A.N-1 B.N C.N+1 D.2N81五個(gè)D觸發(fā)器構(gòu)成環(huán)形計(jì)數(shù)器，其計(jì)數(shù)長(zhǎng)度為 。A.5 B.10 C.25 D.3282同步時(shí)序電路和異步時(shí)序電路比較，其差異在于后者 。A.沒(méi)有觸發(fā)器 B.沒(méi)有統(tǒng)一的時(shí)鐘脈沖控制C.沒(méi)有穩(wěn)定狀態(tài) D.輸出只與內(nèi)部狀態(tài)有關(guān)83一位8421BCD碼計(jì)數(shù)器至少需要 個(gè)觸發(fā)器。A.3 B.4 C.5 D.1084.欲設(shè)計(jì)0，1

16、，2，3，4，5，6，7這幾個(gè)數(shù)的計(jì)數(shù)器，如果設(shè)計(jì)合理，采用同步二進(jìn)制計(jì)數(shù)器，最少應(yīng)使用 級(jí)觸發(fā)器。A.2 B.3 C.4 D.8858位移位寄存器，串行輸入時(shí)經(jīng) 個(gè)脈沖后，8位數(shù)碼全部移入寄存器中。A.1 B.2 C.4 D.886用二進(jìn)制異步計(jì)數(shù)器從0做加法，計(jì)到十進(jìn)制數(shù)178，則最少需要 個(gè)觸發(fā)器。A.2 B.6 C.7 D.8 E.1087某電視機(jī)水平-垂直掃描發(fā)生器需要一個(gè)分頻器將31500HZ的脈沖轉(zhuǎn)換為60HZ的脈沖，欲構(gòu)成此分頻器至少需要 個(gè)觸發(fā)器。A.10 B.60 C.525 D.3150088某移位寄存器的時(shí)鐘脈沖頻率為100KHZ，欲將存放在該寄存器中的數(shù)左移8位，完成

17、該操作需要 時(shí)間。A.10S B.80S C.100S D.800ms89.若用JK觸發(fā)器來(lái)實(shí)現(xiàn)特性方程為，則JK端的方程為 。A.J=AB，K= B.J=AB，K= C.J=，K=AB D.J=，K=AB90要產(chǎn)生10個(gè)順序脈沖，若用四位雙向移位寄存器CT74LS194來(lái)實(shí)現(xiàn)，需要 片。A.3 B.4 C.5 D.1091若要設(shè)計(jì)一個(gè)脈沖序列為1101001110的序列脈沖發(fā)生器，應(yīng)選用 個(gè)觸發(fā)器。A.2 B.3 C.4 D.1092PROM和PAL的結(jié)構(gòu)是 。A.PROM的與陣列固定，不可編程 B.PROM與陣列、或陣列均不可編程C.PAL與陣列、或陣列均可編程 D.PAL的與陣列可編程9

18、3當(dāng)用專(zhuān)用輸出結(jié)構(gòu)的PAL設(shè)計(jì)時(shí)序邏輯電路時(shí)，必須還要具備有 。A.觸發(fā)器 B.晶體管 C.MOS管 D.電容94當(dāng)用異步I/O輸出結(jié)構(gòu)的PAL設(shè)計(jì)邏輯電路時(shí)，它們相當(dāng)于 。A. 組合邏輯電路 B.時(shí)序邏輯電路 B. C.存儲(chǔ)器 D.數(shù)模轉(zhuǎn)換器95PLD器件的基本結(jié)構(gòu)組成有 。A. 與陣列 B.或陣列 C.輸入緩沖電路 D.輸出電路96PLD器件的主要優(yōu)點(diǎn)有 。A. 便于仿真測(cè)試 B.集成密度高 C.可硬件加密 D.可改寫(xiě)97GAL的輸出電路是 。A.OLMC B.固定的 C.只可一次編程 D.可重復(fù)編程98PLD開(kāi)發(fā)系統(tǒng)需要有 。A.計(jì)算機(jī) B.編程器 C.開(kāi)發(fā)軟件 D.操作系統(tǒng)99只可進(jìn)行

19、一次編程的可編程器件有 。A.PAL B.GAL C.PROM D.PLD100可重復(fù)進(jìn)行編程的可編程器件有 。A.PAL B.GAL C.PROM D.ISP-PLD二、填空題1. 十六進(jìn)制數(shù)3A.B對(duì)應(yīng)的八進(jìn)制數(shù)是 。2. 十進(jìn)制數(shù) 7.125對(duì)應(yīng)的二進(jìn)制數(shù)是 。3. 要使異或門(mén)輸出為0，必須令兩個(gè)輸入 。4. n個(gè)變量的全部最小項(xiàng)相“或”為 。5. 邏輯函數(shù)F=的對(duì)偶函數(shù)F=_。6. 一個(gè)門(mén)電路的輸出端所能連接的下一級(jí)門(mén)電路輸入端的個(gè)數(shù)稱(chēng)為該門(mén)電路的 7. 時(shí)序邏輯電路中，輸出信號(hào)僅是當(dāng)前狀態(tài)的函數(shù)，而與_無(wú)關(guān)的電路稱(chēng)為Moore（摩爾）型時(shí)序電路。8. 一個(gè)由n變量構(gòu)成的最小項(xiàng)有 個(gè)相

20、鄰最小項(xiàng)9. 一個(gè)8路數(shù)據(jù)選擇器有 個(gè)輸入選擇控制端。10. 構(gòu)造一個(gè)同步模8計(jì)數(shù)器需要 個(gè)觸發(fā)器。11. （48）10 =（_）16 =（_）2 。12. 集成觸發(fā)器三種結(jié)構(gòu)： 、 的和 。13. 函數(shù) 的反函數(shù) = 。14. 時(shí)序邏輯電路的功能表示方法有： 、 、和 。15. N級(jí)環(huán)形計(jì)數(shù)器的計(jì)數(shù)長(zhǎng)度是 ，N級(jí)扭環(huán)計(jì)數(shù)器的計(jì)數(shù)長(zhǎng)度是 。16. 寄存器按照功能不同可分為兩類(lèi)： 寄存器和 寄存器。17. 數(shù)字電路按照是否有記憶功能通?？煞譃閮深?lèi)： 、 。18. 由四位移位寄存器構(gòu)成的順序脈沖發(fā)生器可產(chǎn)生 個(gè)順序脈沖19. 時(shí)序邏輯電路按照其觸發(fā)器是否有統(tǒng)一的時(shí)鐘控制分為 時(shí)序電路和 時(shí)序電路。

21、20. 觸發(fā)器有 個(gè)穩(wěn)態(tài)，存儲(chǔ)8位二進(jìn)制信息要 個(gè)觸發(fā)器.21. 一個(gè)基本RS觸發(fā)器在正常工作時(shí)，它的約束條件是+=1，則它不允許輸入= 且= 的信號(hào)。22. 觸發(fā)器有兩個(gè)互補(bǔ)的輸出端Q、，定義觸發(fā)器的1狀態(tài)為 ，0狀態(tài)為 ，可見(jiàn)觸發(fā)器的狀態(tài)指的是 端的狀態(tài).23. 一個(gè)基本RS觸發(fā)器在正常工作時(shí)，不允許輸入R=S=1的信號(hào)，因此它的約束條件是 。24. 在一個(gè)CP脈沖作用下，引起觸發(fā)器兩次或多次翻轉(zhuǎn)的現(xiàn)象稱(chēng)為觸發(fā)器的 ，觸發(fā)方式為 式或 式的觸發(fā)器不會(huì)出現(xiàn)這種現(xiàn)象.25. 邏輯代數(shù)又稱(chēng)為 代數(shù)。最基本的邏輯關(guān)系有 、 、 三種。常用的幾種導(dǎo)出的邏輯運(yùn)算為 、 、 、 、 。26. 邏輯函數(shù)的

22、常用表示方法有 、 、 。27. 邏輯代數(shù)中與普通代數(shù)相似的定律有 、 、 。摩根定律又稱(chēng)為 。28. 邏輯代數(shù)的三個(gè)重要規(guī)則是 、 、 。29. 邏輯函數(shù)F=+B+D的反函數(shù)= 。30. 邏輯函數(shù)F=A（B+C）1的對(duì)偶函數(shù)是 。31. 添加項(xiàng)公式AB+C+BC=AB+C的對(duì)偶式為 。32. 邏輯函數(shù)F=+A+B+C+D= 。33. 邏輯函數(shù)F= 。34. 已知函數(shù)的對(duì)偶式為+，則它的原函數(shù)為 。35. 同一邏輯函數(shù)的兩種邏輯表達(dá)式中的最大項(xiàng) Mi 與最小項(xiàng) mi 之間的關(guān)系有 Mi=_ ， Mi+mi=_。36. 多變量異或運(yùn)算時(shí)，若，則 Xi=1 的個(gè)數(shù)必為 _數(shù)。（奇或偶）37. 七段

23、譯碼器的輸入是 _ 碼 。38. 在多路復(fù)用器中， s 個(gè)輸入用于選擇 N 個(gè)數(shù)據(jù)源，則 s= _39. 帶使能輸入的 _ 可以用做多路分配器。40. 若 JK 觸發(fā)器 Q*=Q ，則輸入（ J ， K ） = _ 。如果用 D 觸發(fā)器完成相同功能，則 D= _ 。41. 時(shí)序電路又被稱(chēng)作有限狀態(tài)機(jī)，并且可以進(jìn)一步劃分為 _ 機(jī)和 _ 機(jī)。42. _方程將觸發(fā)器的下一狀態(tài)定義為觸發(fā)器當(dāng)前狀態(tài)和輸入的函數(shù)。 43. 一個(gè)具有 n 個(gè)觸發(fā)器的機(jī)器中，狀態(tài)的總數(shù)為 _ 。 44. 設(shè)計(jì)一個(gè)模 65 的同步計(jì)數(shù)器，至少需要 _ 個(gè)觸發(fā)器.45. 產(chǎn)生序列 11101000 ，至少需要 _ 個(gè)觸發(fā)器。4

24、6. 在狀態(tài)圖中，只要包含有 _ 的時(shí)序電路都可稱(chēng)為計(jì)數(shù)器.47. 一個(gè) _ 觸發(fā)器就是一個(gè)一位的二進(jìn)制計(jì)數(shù)器。48. 已知m序列信號(hào)發(fā)生器的反饋函數(shù)f（Q）=Q3 Q4，則其循環(huán)長(zhǎng)度（序列長(zhǎng)度）S= 。49. F（A，B，C，D）=1，其最小項(xiàng)表達(dá)式F=m（_）。50. 函數(shù)，其反函數(shù)=_；對(duì)偶式F*=_。51. RAM與ROM的區(qū)別是 。52. 動(dòng)態(tài)存儲(chǔ)單元為不丟失信息，必須 。53. 將D觸發(fā)器的D端連在 端上，假設(shè)Q（t）=0，則經(jīng)過(guò)100個(gè)脈沖作用后，它的次態(tài)Q(t+100)為_(kāi)。54. 已知一個(gè)最長(zhǎng)線性序列碼發(fā)生器的反饋函數(shù)是F（Q）=Q5Q6，試求：序列碼的長(zhǎng)度S= ；需用觸發(fā)器

25、的個(gè)數(shù)N= 。55. RAM的優(yōu)點(diǎn)是_，_；缺點(diǎn)是_，它是_存儲(chǔ)器。56. 由于R-S觸發(fā)器有_個(gè)穩(wěn)態(tài)，因此它可記錄_位二進(jìn)制碼。若存儲(chǔ)一字節(jié)二進(jìn)制信息，需要_個(gè)觸發(fā)器。57. 組合電路與時(shí)序電路的主要區(qū)別： 。58. PAL的與陣列_編程，或陣列_編程。59. 將邏輯函數(shù)化成最小項(xiàng)之和的標(biāo)準(zhǔn)形式： (= )。60. 三態(tài)門(mén)的輸出端有三種可能出現(xiàn)的狀態(tài)： 、 和 。61. 寫(xiě)出觸發(fā)器的特征方程： 。62. 衡量存儲(chǔ)器性能的兩個(gè)重要指標(biāo)是 和 。63. 與模擬信號(hào)相比，數(shù)字信號(hào)的特點(diǎn)是它的 性。一個(gè)數(shù)字信號(hào)只有 種取值分別表示為 和 。64. 布爾代數(shù)中有三種最基本運(yùn)算： 、 和 ，在此基礎(chǔ)上又

26、派生出四種基本運(yùn)算，分別為 、 、 和 。65. EPROM是 可編程只讀存儲(chǔ)器，EEPROM是 可編程只讀存儲(chǔ)器。66. FPGA是指 ，它是一種 密度的可編程邏輯器件。67. GAL是指 ，ISP是指 。68. 函數(shù)式F=AB+BC+CD 寫(xiě)成最小項(xiàng)之和的形式結(jié)果應(yīng)為m ( ),寫(xiě)成最大項(xiàng)之積的形式結(jié)果應(yīng)為M( )。69. 判斷下列邏輯運(yùn)算說(shuō)法是否正確。（1） 若X+Y=X+Z，則Y=Z；( )（2） 若XY=XZ，則Y=Z；( )（3） 若X Y=X Z，則Y=Z；( )70. 組合邏輯電路的特點(diǎn)是任意時(shí)刻的 狀態(tài)僅取決于該時(shí)刻的 狀態(tài)，而與信號(hào)作用前電路的狀態(tài) 。71. 組合邏輯電路在

27、結(jié)構(gòu)上不存在輸出到輸入的 ， 因此 狀態(tài)不影響 狀態(tài)。72. 數(shù)據(jù)分配器的結(jié)構(gòu)與 相反，它是一種 輸入， 輸出的邏輯電路。從哪一路輸出取決于 。73. 一個(gè)十六路數(shù)據(jù)選擇器，其地址輸入端有 個(gè)。74. 設(shè)A0、A1 為四選一數(shù)據(jù)選擇器的地址碼，X0X3 為數(shù)據(jù)輸入，Y 為數(shù)據(jù)輸出，則輸出Y 與數(shù)據(jù)輸入和地址碼的關(guān)系為 。75.描述觸發(fā)器的邏輯功能的方法有 ； ； ；76. 將基本RS 觸發(fā)器的S 和Q、R 和Q端相連成新的觸發(fā)器，其特征方程是 。77. 若D 觸發(fā)器的D 端連在Q端上，經(jīng)100 個(gè)脈沖作用后，其次態(tài)為0，則現(xiàn)為 。78. SD 和RD 為觸發(fā)器的異步置1 和置0 端，若觸發(fā)器異

28、步置0，須使SD= ，RD= ，而與 和 無(wú)關(guān)。79. 對(duì)于JK 觸發(fā)器，若J=K，則可完成 觸發(fā)器的邏輯功能；若K = J，則可完成 觸發(fā)器的邏輯功能。80. 時(shí)序邏輯電路一般由 和 兩步分組成的。時(shí)序邏輯電路的特點(diǎn)是某一時(shí)刻的 狀態(tài)不僅取決于該時(shí)刻的 ，而且與信號(hào)作用前電路的狀態(tài) 。81. 時(shí)序邏輯電路在結(jié)構(gòu)上存在輸出到輸入的 ，因此， 狀態(tài)會(huì)影響 狀態(tài)。82. 時(shí)序邏輯電路分為兩類(lèi)： 和 。其中 有一個(gè)統(tǒng)一的時(shí)鐘脈沖源，存儲(chǔ)電路里所有 的狀態(tài)變化，都在同一個(gè)時(shí)鐘脈沖CP作用下同時(shí)發(fā)生；而 沒(méi)有統(tǒng)一的時(shí)鐘脈沖。83. 時(shí)序邏輯電路中的存儲(chǔ)電路受時(shí)鐘控制的 組成。84. 同步時(shí)序邏輯電路中，

29、所有觸發(fā)器狀態(tài)的變化都是在 操作下進(jìn)行的；異步時(shí)序邏輯電路中，各觸發(fā)器的時(shí)鐘信號(hào) ，因而觸發(fā)器狀態(tài)的變化并不都是 發(fā)生的，而是 。85. 全面描述一時(shí)序邏輯電路的功能， 必須使用三個(gè)方程式。它們是 、 、 .86. 為了把時(shí)序電路的邏輯功能直觀、形象地顯示出來(lái)，有時(shí)需要把有輸出方程、狀態(tài)方程和控制方程表示的邏輯關(guān)系表示成 、 、或 的形式。87. 觸發(fā)器有 個(gè)穩(wěn)定狀態(tài)，它可以記錄 位二進(jìn)制碼，存儲(chǔ)8 位二進(jìn)制信息需要 個(gè)觸發(fā)器。88. 用來(lái)表示時(shí)序電路狀態(tài)轉(zhuǎn)換規(guī)律的輸入、輸出關(guān)系的有向圖稱(chēng)為 ，計(jì)數(shù)器中有效狀態(tài)的數(shù)目稱(chēng)為計(jì)數(shù)器的 。89. 模為2 的正整數(shù)次冪的二進(jìn)制遞增計(jì)數(shù)器，若從其反向輸出

30、端Q輸出，則得同模 計(jì)數(shù)器。90. 計(jì)數(shù)器的功能是 ，它是用電路的 來(lái)表示計(jì)數(shù)值。計(jì)數(shù)器的模是指 。91. 按計(jì)數(shù)進(jìn)位制計(jì)數(shù)器可分為 和 兩類(lèi)。按進(jìn)位方式計(jì)數(shù)器可分為 和 兩類(lèi)。按邏輯功能計(jì)數(shù)器可分為 、 和 等92. 在各種寄存器中，存放N 位二進(jìn)制數(shù)碼需要 個(gè)觸發(fā)器。93. 用反饋移位寄存器產(chǎn)生11101000 序列，至少需要 個(gè)觸發(fā)器。94. n 級(jí)反饋移位寄存器的狀態(tài)數(shù)是 。95. 有一個(gè)移位寄存器，高位在左，低位在右，欲將存放在該移位寄存器中的二進(jìn)制數(shù)乘上十進(jìn)制數(shù)4，則需將該移位寄存器中的數(shù)左移 位，需要 個(gè)移位脈沖。96. 邏輯系統(tǒng)包括 、 和 三部分組成。97. 將一個(gè)包含有32

31、768 個(gè)基本單元的存儲(chǔ)電路設(shè)計(jì)成4096 個(gè)字節(jié)的RAM，則該RAM 有 根數(shù)據(jù)線， 根地址線。98. 有一個(gè)容量為256 4 位的RAM，該RAM 有 個(gè)基本存儲(chǔ)單元，該RAM 每次訪問(wèn) 個(gè)基本存儲(chǔ)單元，該RAM 有 根地址線。99. 將一個(gè)包含有16384 個(gè)基本單元的存儲(chǔ)電路設(shè)計(jì)設(shè)計(jì)成8 位為一個(gè)字節(jié)的ROM，該ROM 有 個(gè)地址， 個(gè)數(shù)據(jù)讀出線。100. 半導(dǎo)體存儲(chǔ)器從存取功能上可以分為 存儲(chǔ)器和 存儲(chǔ)器。存儲(chǔ)器容量的擴(kuò)展方式有 和 兩種。三、綜合題。1、用卡諾圖法化簡(jiǎn)下列各式。2、利用與非門(mén)實(shí)現(xiàn)下列函數(shù)，并畫(huà)出邏輯圖。3、分析下圖所示的邏輯電路，寫(xiě)出表達(dá)式并進(jìn)行簡(jiǎn)化。4、分析下圖所

32、示的邏輯電路，寫(xiě)出表達(dá)式并進(jìn)行簡(jiǎn)化。5、分析下圖所示邏輯電路，其中S3、S2、S1、S0為控制輸入端，列出真值表，說(shuō)明F與 A、B 的關(guān)系。6、分析下圖所示邏輯電路，列出真值表，說(shuō)明其邏輯功能。7、右圖所示為數(shù)據(jù)總線上的一種判零電路，寫(xiě)出F的邏輯表達(dá)式，說(shuō)明該電路的邏輯功能。8、分析下圖所示邏輯電路，列出真值表，說(shuō)明其邏輯關(guān)系。9、下圖所示為兩種十進(jìn)制數(shù)代碼轉(zhuǎn)換器，輸入為余三碼，問(wèn)：輸出為什么代碼？10、下圖是一個(gè)受 M 控制的4位二進(jìn)制碼和格雷碼的相互轉(zhuǎn)換電路。 M=1 時(shí)，完成自然二進(jìn)制碼至格雷碼轉(zhuǎn)換； M=0 時(shí)，完成相反轉(zhuǎn)換。請(qǐng)說(shuō)明之。11、在有原變量又有反變量的輸入條件下，用與非門(mén)設(shè)

33、計(jì)實(shí)現(xiàn)下列函數(shù)的組合電路：12、設(shè)輸入既有原變量又有反變量，用與非門(mén)設(shè)計(jì)實(shí)現(xiàn)下列函數(shù)的多輸出電路。13、設(shè)輸入既有原變量又有反變量，用或非門(mén)設(shè)計(jì)實(shí)現(xiàn)下列函數(shù)的組合電路：14、設(shè)輸入只有原變量而無(wú)反變量，試用最少的三級(jí)與非門(mén)實(shí)現(xiàn)下列函數(shù)：15、設(shè)輸入只有原變量沒(méi)有反變量，試用或非門(mén)實(shí)現(xiàn)下列函數(shù)組合電路：16、已知輸入信號(hào)A,B,C,D的波形如下圖所示，選擇適當(dāng)?shù)募蛇壿嬮T(mén)電路，設(shè)計(jì)產(chǎn)生輸出 F 波形的組合電路（輸入無(wú)反變量）。17、用紅、黃、綠三個(gè)指示燈表示三臺(tái)設(shè)備的工作情況：綠燈亮表示全部正常；紅燈 亮表示有一臺(tái)不正常；黃燈亮表示有兩臺(tái)不正常；紅、黃燈全亮表示三臺(tái)都不正常。列出控制電路真值表，并選出合適的集成電路來(lái)實(shí)現(xiàn)。18、用八選一數(shù)據(jù)選擇器實(shí)現(xiàn)下列函數(shù)：19、用兩片雙四選一數(shù)據(jù)選擇器和與非門(mén)實(shí)現(xiàn)循環(huán)碼至8421BCD碼轉(zhuǎn)換。20、設(shè)計(jì)二進(jìn)制碼/格雷碼轉(zhuǎn)換器。輸入為二進(jìn)制碼B3B2B1B0，輸出為格雷碼，EN為使能端，EN=0時(shí)執(zhí)行二進(jìn)制碼格雷碼轉(zhuǎn)換； EN=1時(shí)輸出為高阻。21、設(shè)計(jì)一個(gè)以10為模的補(bǔ)碼產(chǎn)生器。N為09中的一個(gè)數(shù)符，C為N的補(bǔ)碼，N和C均為8421BCD碼，EN