EDA課程論文-四路搶答器

1、 湖南涉外經(jīng)濟(jì)學(xué)院課程設(shè)計報告課程名稱：EDA課程設(shè)計報告題目：四路搶答器學(xué)生姓名： 所在學(xué)院：信息科學(xué)與工程學(xué)院專業(yè)班級： 學(xué)生學(xué)號： 指導(dǎo)教師：張平華2014 年12月30日課程設(shè)計任務(wù)書報告題目四人搶答器完成時間12/30學(xué)生姓名 專業(yè)班級 指導(dǎo)教師張平華職稱副教授總體設(shè)計要求和技術(shù)要點設(shè)計一個4人搶答器，要求如下：1 1個主持鍵、4個搶答鍵。2 搶答的鍵號用一個數(shù)碼管顯示（可以采用靜態(tài)顯示）。|3 搶答的時間用兩位數(shù)碼管顯示（可以采用靜態(tài)顯示），精確到0.01秒。4 主持人按下，4個搶答鍵才有效，時間從0.1s開始計時。5. 當(dāng)時間到8.8秒還沒人按搶答鍵，搶答停止，搶答鍵無效；當(dāng)主持

2、鍵再次按下才有效。6. 在規(guī)定時間內(nèi)搶答鍵按下時，顯示先按下的鍵號，時間停止，搶答鍵無效；當(dāng)主持鍵再次按下才有效。工作內(nèi)容及時間進(jìn)度安排第17周：周1-周3 ：立題、論證方案設(shè)計、程序設(shè)計與調(diào)試第18周：周1-周4 ：硬件調(diào)試與測試，撰寫課程設(shè)計報告周5 ：驗收答辯課程設(shè)計成果1與設(shè)計內(nèi)容對應(yīng)的軟件程序2課程設(shè)計總結(jié)報告【摘要】：現(xiàn)代生活中，數(shù)字電路產(chǎn)品與我們接觸的是越來越平凡了，包括計算機(jī)、電子表、智能儀器表及其它很多領(lǐng)域中，它給我們帶來的不僅是工作上的方便，而且也給我們的學(xué)習(xí)上能夠方便快捷。這次EDA課程設(shè)計中，我做的是四人搶答器，基于設(shè)計要求，本文主要是從鎖存器及計數(shù)器功能和VHDL語言

3、著手，但側(cè)重點在用VHDL語言上。首先簡單介紹一下數(shù)字電路、EDA、VHDL等的有關(guān)知識，其次介紹了一下設(shè)計要求和我的設(shè)計構(gòu)想，再運用VHDL語言，寫出程序代碼，最后是一些總結(jié)和搶答器部分實驗電路圖與倒計時設(shè)計的電路圖和用Quartus II軟件仿真的結(jié)果部分圖附錄等部分。 關(guān)鍵詞：復(fù)位；鎖存；計數(shù)器；七段顯示器；譯碼器 目 錄一概 述1二方案分析與對比12.1方案分析12.2方案對比12.3整體設(shè)計論述2三單元關(guān)鍵模塊設(shè)計33.2搶答器顯示模塊3四硬件設(shè)施4五單元模塊程序設(shè)計65.1 qiangda模塊65.2 display模塊85.3 VHDL原理圖及波形仿真115.4 引腳圖12六總結(jié)

4、12參考文獻(xiàn)：13 一概 述搶答器的邏輯結(jié)構(gòu)較簡單，它主要由搶答鑒別模塊、搶答顯示模塊組成。在整個搶答器中最關(guān)鍵的是如何實現(xiàn)搶答封鎖，在控制鍵按下的同時計數(shù)器倒計時顯示有效剩余時間。此外，整個搶答器還需有一個使能信號和一個復(fù)位信號，以便搶答器能實現(xiàn)公平搶答和停止。搶答器共有2個輸出顯示，搶答代號、計數(shù)器的個位和小數(shù)位，他們輸出全都為BCD碼輸出，這樣便于和顯示譯碼器連接。當(dāng)選手按下?lián)尨疰I或倒計時到時數(shù)碼顯示管亮起搶答代號。二方案分析與對比 2.1方案分析 將該任務(wù)分成四個模塊進(jìn)行設(shè)計，分別為：搶答鑒別模塊、搶答計時模塊、譯碼模塊、搶答代號與時間顯示模塊，最后是用原理圖輸入的頂層文件。 1. 搶

5、答鑒別模塊：在這個模塊中主要實現(xiàn)搶答過程中的搶答功能，當(dāng)有選手搶答時，選手編號被鎖存，計時停止，其他選手搶答無效。 2.搶答計時模塊：在這個模塊中主要實現(xiàn)搶答過程中的計時功能，在有搶答使能信號后計時器進(jìn)行8.8秒倒計時，并且在8.8秒倒計時結(jié)束后無人搶答時顯示0.0并停止計時。 3.譯碼模塊：在這個模塊中主要實現(xiàn)搶答過程中將BCD碼轉(zhuǎn)換成7段的功能，以便驅(qū)動共陰極數(shù)碼管。4.搶答代號與時間顯示模塊：在這個模塊中，將譯碼模塊中BCD碼轉(zhuǎn)換成7段譯碼，在7段譯碼數(shù)字顯示管上進(jìn)行十進(jìn)制數(shù)的顯示。2.2方案對比 實現(xiàn)搶答器系統(tǒng)的控制方法很多，可以用標(biāo)準(zhǔn)邏輯器件、可編程序控制器和單片機(jī)等方案來實現(xiàn)。若用

6、單片機(jī)方案來實現(xiàn)的話，模型可以由電源電路、單片機(jī)主控電路、無線收發(fā)控制電路和顯示電路四部分組成。在電源電路中，需要用到+5V的直流穩(wěn)壓電源，無線收發(fā)控制電路和顯示電路應(yīng)由編碼芯片和數(shù)據(jù)發(fā)射模塊兩部分組成，主控電路的主要元件為AT89C51。硬件設(shè)計完成后還要利用計算機(jī)軟件經(jīng)行軟件部分的設(shè)計才能夠?qū)崿F(xiàn)相應(yīng)的功能。 雖然利用單片機(jī)系統(tǒng)設(shè)計的搶答器相對來說較穩(wěn)定，能夠完成較多功能的實現(xiàn)，但這些控制方法的功能修改及調(diào)試都需要硬件電路的支持，在一定程度上增加了功能修改及系統(tǒng)設(shè)計與調(diào)試的困難。 相反，使用基于FPGA的設(shè)計方法具有周期短，設(shè)計靈活，易于修改等明顯的的優(yōu)點。而且，隨著FPGA器件、設(shè)計語言和

7、電子設(shè)計自動化工具的發(fā)展和改進(jìn)，越來越多的電子系統(tǒng)采用FPGA來設(shè)計。未來，使用FPGA器件設(shè)計的產(chǎn)品將出現(xiàn)在各個領(lǐng)域里。因此，此次的搶答器的設(shè)計將采用基于FPGA的設(shè)計方案來實現(xiàn)所要求的功能。2.3整體設(shè)計論述 根據(jù)設(shè)計要求和系統(tǒng)所具有的功能，并參考相關(guān)的文獻(xiàn)資料，經(jīng)行方案設(shè)計，可以畫出如下圖所示四人搶答器的系統(tǒng)框圖。 鍵號譯碼顯示 按鍵檢測 K3 K2 時間檢測 K1 K0KAIN時間譯碼顯示 計數(shù)器 CLK1 時鐘分頻 CLK CLK2 三單元關(guān)鍵模塊設(shè)計3.1搶答模塊 四名搶答者各有一個搶答按鈕，就是芯片里的輸入S1，S2，S3,S4（四個按鍵）S5（主持人按鍵）主持人按下清零信號時，

8、所有人的燈都不能亮且無法搶答，直到主持人復(fù)位后，可以開始搶答，搶答者就可以搶答，鎖存器就是先有人搶答后阻礙其他搶答者的信號，接著搶答成功者所對應(yīng)的輸出states就將信號輸出到下一個模塊，同時燈也就亮了， 所有強(qiáng)打著需在8.8秒之內(nèi)完成搶答，否則視為無效搶答，下一輪開始繼續(xù)搶答，其實體模塊如下：. 3.2搶答器顯示模塊 將搶答鑒別模塊搶答成功的組別和計時器的時間進(jìn)行顯示，del2.0端輸入需顯示的二進(jìn)制數(shù)組，legad6.0端輸出顯示在數(shù)碼管，這是最簡單的一部分，功能的實現(xiàn)是數(shù)電里的知識。計時模塊所要實現(xiàn)的就是對的時間控制，因為選手必須在8.8秒之內(nèi)完成搶答，否則搶答無效，當(dāng)主持人再次按下才有

9、效。 四硬件設(shè)施FPGA（FieldProgrammableGateArray），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA采用了邏輯單元陣列LCA（LogicCellArray）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（ConfigurableLogicBlock）、輸出輸入模塊IOB（InputOutputBlock）和內(nèi)部連線（Interconnect）三個部分。FPGA的基本特點主要有：(1）采用FPG

10、A設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。(2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。(3）FPGA內(nèi)部有豐富的觸發(fā)器和IO引腳。 (4）FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。(5)FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置

11、完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。如何實現(xiàn)快速的時序收斂、降低功耗和成本、優(yōu)化時

12、鐘管理并降低FPGA與PCB并行設(shè)計的復(fù)雜性等問題，一直是采用FPGA的系統(tǒng)設(shè)計工程師需要考慮的關(guān)鍵問題。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發(fā)展，系統(tǒng)設(shè)計工程師在從這些優(yōu)異性能獲益的同時，不得不面對由于FPGA前所未有的性能和能力水平而帶來的新的設(shè)計挑戰(zhàn)。五單元模塊程序設(shè)計5.1 qiangda模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity QDQ is port( S1,S2,S3,S4

13、 : in std_logic; S5 : in std_logic; clk : in std_logic; tim : out integer range 0 to 88; Dout : out std_logic_vector(3 downto 0) ); end QDQ ;architecture behave of QDQ is signal Enable_Flag,Enable_Flag_t: std_logic; signal D : std_logic_vector(3 downto 0); signal t:integer range 0 to 88; begin proce

14、ss(S1,S2,S3,S4,S5) begin if(S5=1) then D=0000;Enable_Flag=1;t=0;elsif clkevent and clk=1 thenif(Enable_Flag=1) then if t=88 thent=88;Enable_Flag_t=0;else t=t+1;Enable_Flag_t=1;end if;elset=0;end if;end if; if(Enable_Flag=1and Enable_Flag_t=1) then if(S1=1) thenD=0001;Enable_Flag=0; elsif(S2=1) thenD

15、=0010;Enable_Flag=0; elsif(S3=1) thenD=0100;Enable_Flag=0; elsif(S4=1) thenD=1000;Enable_Flag=0; end if;dout=d;end if; end process; tim=t;end behave; 5.2 display模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity display is port( clk_scan :

16、in std_logic; tim : in integer range 0 to 88; Dout : in std_logic_vector(3 downto 0); ledag : out std_logic_vector(6 downto 0); dp : out std_logic; del : out std_logic_vector(2 downto 0) ); end display ;architecture behave of display is signal d,num : integer range 0 to 9; signal t:integer range 0 t

17、o 2; begin process(clk_scan) beginif clk_scanevent and clk_scan=1 thenif t=2 thent=0;else tnumnumnumnumnumnumdel=110; d=num; dpdel=101; d=tim mod 10; dpdel=011; d=tim / 10; dpdelledagledagledagledagledagledagledagledagledagledagledag=; end case; end process; end behave;5.3 VHDL原理圖及波形仿真 圖3.總原理圖 圖4.總仿

18、真波形圖這是一個四人組搶答器仿真圖，其中四位搶答者分別為S1、S2、S3、S4，（S5主持人按鍵）他們控制這個輸入實現(xiàn)搶答功能，當(dāng)主持人按下clear為高電平時，就是清零信號，每個人搶答都無效，隨著主持人按起清零信號讓它為低電平時，各位搶答者都可以搶答，有搶答者先搶到時，其他人的搶答信號就被鎖存器屏蔽掉，就不能實現(xiàn)搶答，但是需要搶答的搶答者必須在8.8秒之內(nèi)完成搶答，否則無效，當(dāng)主持人再次按下時才有效。搶答者按下?lián)尨鹌鲿r，相對應(yīng)的燈也就亮了，且數(shù)碼管也會顯示該搶答者對應(yīng)的號碼，主持人可以進(jìn)行檢測， 當(dāng)主持人按下清零鍵時才可以開始搶答。 5.4 引腳圖圖5.引腳圖 六總結(jié)本次課程設(shè)計歷經(jīng)兩周，這

19、是我感覺最累的一次課設(shè)，也是最充實的一次設(shè)計，因為中間遇到了很多問題，有時候一個問題都要考慮一天還沒辦法解決，有使用工具軟件的問題也有編寫的程序問題，但是中間的體會與收獲蠻多。首先在做課程設(shè)計前，我上網(wǎng)搜集了關(guān)于仿真軟件的使用教程說明，這樣可以盡量避免一些操作上的問題，從而又學(xué)會了一種軟件使用，接下來就是對課題的研究，先從小處著手，在慢慢的實現(xiàn)大方面的要求。變量的定義，以及過程（process）的定義與應(yīng)用等方面遇到了很大的阻力，也讓我吃了不少的苦頭，但是在自己的努力以及在同學(xué)的幫助下，我最終還是克服了重重難關(guān)。雖然在程序的編寫方面還不是很完善，但還是勉強(qiáng)設(shè)計出了需要的模塊。在這次設(shè)計中，應(yīng)該說從功能的實現(xiàn)到流程圖的繪制，從程序的編寫到程序的檢查，從程序的調(diào)試到實驗報告的寫作，其間每一個過程都無比艱辛。此次實習(xí)讓我了解到在頭腦中抽象地記憶、理解那些課本上的理論知識，都是不夠