基于FPGA的加法器設計

1、基于FPGA的加法器設計一、實驗目的1.熟悉用Quartus編譯Verilog語言的方法。2.掌握用Verilog HDL語言描述加法器的方法。3.利用nios核建立加法器。二、實驗原理1.半加器器設計1）半加法器a.b為加數(shù)和被加數(shù)，s.c為和和進位。(1)半加法器真值表(2)原理圖輸入（3) 分析功能（用波形仿真來看）(4)VHDL語言編程useieee.std_logic_1164.all; useieee.std_logic_unsigned.all; entityhjfqis port(a,b:instd_logic; s,c:outstd_logic); endhjfq;archi

2、tecturebehaveofhjfqis begin s=not(axor(notb); c=aandb; endbehave;2、 全加法器a. b.c為加數(shù)、被加數(shù)和低位進位，so.co為和與進位。(1) 全加法器真值表（2） 全加法器原理圖:（3） 波形仿真時序圖：（4）VHDL語言編程：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityjfqis port(a,b,c:instd_logic; so,co:outstd_logic);endjfq;architecturebehave

3、ofjfqissignalbb:std_logic_vector(2downto0); begin bbco=0;soco=0;soco=0;soco=1;soco=0;soco=1;soco=1;soco=1;sonull;endcase; endprocess; endbehave;三、實驗步驟（1）打開Quartus軟件，熟悉軟件界面及窗口命令。（2）選擇FileNewProjectWizard彈出對話框，該對話框顯示W(wǎng)izard所包含的各項內(nèi)容，在彈出的窗口中輸入項目的名稱和存儲位置。如果選中Dontshowmethisintroductionagain。那么在下一次在新建項目是可以不

4、再顯示本對話框。點擊Next按鈕。（3）選擇實驗板的具體型號，芯片型號。選擇設置參數(shù)完成后顯示如圖，點擊finish按鈕完成工程建立。(4) 選擇toolsMegaWizard plug-In Manager建立加法器（5） 利用nios核建立加法器，選擇ArithmeticNew”的窗口中選擇建立Verilog文件。（7）單擊OK后，在Quartus窗口的右方看到該文件，寫入代碼后選擇“File=Save”，將文件保存在與項目文件同樣的位置即可。然后可以看到如下狀態(tài)：(8)設置仿真 Assignments settings(9)選擇Processing startStart Test Bench Template Writer波形進行編譯，打開simulation寫仿真文件（10）設置仿真波形Tools -run EDA simulation tool -EDA RTL simulation 查看加法器仿真波形4、 實驗結(jié)果整個實驗過程就是一個提成方案，描述方案，找到問題，解決問題的過程，并且通過這個過程來找到實驗的意義。通過這次實驗，主要是對浮點數(shù)的運算用verilog代碼來描述有了更加深刻的