超大規(guī)?？荚噺?fù)習(xí)資料

1、第一章集成電路設(shè)計(jì)進(jìn)展一、基本概念1. 集成電路制造工藝發(fā)展水平的衡量標(biāo)準(zhǔn)（ 1）特征尺寸一般是指集成電路在設(shè)計(jì)與生產(chǎn)中可以達(dá)到的最小線寬，也代表MOS晶體管柵極在制造時(shí)可達(dá)到的最小溝道長(zhǎng)度L。（ 2） 硅晶圓片直徑是指一般集成電路芯片襯底材料硅晶圓片的直徑。（ 3） DRAM儲(chǔ)存容量是指單片集成電路芯片上可存儲(chǔ)數(shù)據(jù)信息的位數(shù)或信息量。2. 集成電路產(chǎn)業(yè)發(fā)展過(guò)程中一直遵循的Moores定律集成電路芯片上所集成的晶體管數(shù)量將每1824 個(gè)月翻一番。3. 集成電路的分類方式與設(shè)計(jì)需要具備的四個(gè)關(guān)鍵條件分類方式：（ 1） 以集成度分類：小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路、超大規(guī)模集成電路

2、、特大規(guī)模集成電路、巨大規(guī)模集成電路（ 2） 以實(shí)現(xiàn)功能特性與使用范圍來(lái)分類： （實(shí)現(xiàn)功能特性分類） 數(shù)字集成電路、 模擬集成電路、數(shù) / ?；旌霞呻娐?， （使用范圍分類）通用集成電路、專用集成電路、專用標(biāo)準(zhǔn)產(chǎn)品或軍用集成電路、工業(yè)用集成電路和民用集成電路（ 3） 以設(shè)計(jì)方式分類：全定制設(shè)計(jì)集成電路、半定制設(shè)計(jì)集成電路、可編程設(shè)計(jì)集成電路（ 4） 以制造工藝分類： 雙極工藝集成電路、 MOS工藝集成電路、 BiMOS工藝集成電路（ 5） 從集成電路制造結(jié)構(gòu)分類：厚膜混合集成電路、薄膜混合集成電路設(shè)計(jì)需要具備的四個(gè)關(guān)鍵條件：人才、工具、工藝庫(kù)、資金二、論述與分析1. 集成電路制造工藝的發(fā)展趨勢(shì)

3、集成電路制造工藝發(fā)展趨勢(shì)性變化越來(lái)越明顯，速度越來(lái)越快。集成電路的特征尺寸越來(lái)越小、 芯片尺寸越來(lái)越大、 單片上的晶體管數(shù)越來(lái)越多、 時(shí)鐘速度越來(lái)越快、電源電壓越來(lái)越低、布線層數(shù)越來(lái)越多、I/O 引線越來(lái)越多2. 集成電路產(chǎn)業(yè)結(jié)構(gòu)經(jīng)歷的 3 次重大變革首次變革是以加工制造為主導(dǎo)的。這一時(shí)期半導(dǎo)體制造在IC 產(chǎn)業(yè)中充當(dāng)主角，IC設(shè)計(jì)和半導(dǎo)體工藝密切相關(guān)且主要以人工為主；第二次變革以芯片代工廠和集成電路設(shè)計(jì)公司的專業(yè)分工為標(biāo)志。這一時(shí)期是集成電路產(chǎn)業(yè)的一次大分工，設(shè)備產(chǎn)能提高，生產(chǎn)成本提高， 相關(guān)廠家開(kāi)始承接對(duì)外加工，形成了 Foundry 加工和 Fabless設(shè)計(jì)的專業(yè)分工，IC 產(chǎn)業(yè)進(jìn)入了以

4、客戶為導(dǎo)向的階段，EDA工具的發(fā)展，使IC 設(shè)計(jì)工程可以獨(dú)立于生產(chǎn)工藝；第三次變革以設(shè)計(jì)、制造、封裝和測(cè)試四業(yè)分離為標(biāo)志。集成電路產(chǎn)業(yè)的又一次大分工，龐大的IC 產(chǎn)業(yè)體系開(kāi)始阻礙整個(gè)產(chǎn)業(yè)的快速發(fā)展， IC 產(chǎn)業(yè)結(jié)構(gòu)向高度專業(yè)化轉(zhuǎn)變，逐漸形成設(shè)計(jì)、制造、封裝和測(cè)試獨(dú)立成行的局面， IC 產(chǎn)業(yè)進(jìn)入了以競(jìng)爭(zhēng)為導(dǎo)向的高級(jí)階段，系統(tǒng)設(shè)計(jì)與IP 核設(shè)計(jì)逐漸開(kāi)始分工，基于這種分工， IC 設(shè)計(jì)企業(yè)能大大加快產(chǎn)品的更新?lián)Q代，并形成了一種新的設(shè)計(jì)概念 SOC3. 基于 EDA工具，簡(jiǎn)述一般 IC 的設(shè)計(jì)步驟首先進(jìn)行系統(tǒng)分析規(guī)劃， 再進(jìn)行原理圖和 HDL的設(shè)計(jì)并進(jìn)行功能原理仿真， 再對(duì) HDL 設(shè)計(jì)進(jìn)行邏輯綜合，

5、 在綜合后仿真， 然后進(jìn)行版圖設(shè)計(jì)， 接著進(jìn)行布局布線后仿真，最后進(jìn)行版圖的驗(yàn)證。4. 全定制設(shè)計(jì)、半全定制設(shè)計(jì)全定制設(shè)計(jì)：是早期最基本的集成電路設(shè)計(jì)方式， 其工作可細(xì)化到每個(gè)晶體管在電路原理圖中的設(shè)計(jì)調(diào)用、 每個(gè)晶體管在版圖中的布局布線及每個(gè)晶體管的版圖設(shè)計(jì)繪制都按照原始電路的特定需求來(lái)獨(dú)立進(jìn)行。 可以使所設(shè)計(jì)集成電路實(shí)現(xiàn)最高速度、 最優(yōu)集成度、最省面積、最佳布線布局和最低功耗等效為理想的設(shè)計(jì)指標(biāo)。目前主要用于模擬集成電路和數(shù) / 模混合集成電路的設(shè)計(jì)。當(dāng)然對(duì)一些在相同工藝下無(wú)法基于標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)實(shí)現(xiàn)的數(shù)字集成電路來(lái)說(shuō)，也可以使用全定制設(shè)計(jì)方式來(lái)實(shí)現(xiàn)相關(guān)集成電路對(duì)面積、功耗、速度和其他指標(biāo)的

6、特殊要求。特點(diǎn)是精工細(xì)作，設(shè)計(jì)要求高，設(shè)計(jì)周期長(zhǎng)，設(shè)計(jì)成本昂貴。半全定制設(shè)計(jì)：此設(shè)計(jì)方式主要可形成基于標(biāo)準(zhǔn)單元庫(kù)的集成電路和基于門陣列的集成電路。在基于標(biāo)準(zhǔn)單元庫(kù)的集成電路的設(shè)計(jì)過(guò)程中，運(yùn)用EDA工具，根據(jù)電路功能要求從標(biāo)準(zhǔn)單元庫(kù)中調(diào)出所需的預(yù)先設(shè)計(jì)好的單元或模塊進(jìn)行拼接組合，形成新電路。在基于門陣列的集成電路的設(shè)計(jì)過(guò)程中，在預(yù)先制備好的晶體管陣列或最小邏輯單元陣列基片或母片上， 根據(jù)電路功能要求完成晶體管或邏輯單元的掩膜互連，形成新電路。特點(diǎn)是大大縮短了設(shè)計(jì)的研發(fā)周期，降低了設(shè)計(jì)難度，降低了集成電路的研發(fā)成本和研發(fā)風(fēng)險(xiǎn)度，單元庫(kù)的建立需要很大的初始投資，芯片產(chǎn)品中也存在一定的冗余浪費(fèi)。5.

7、集成電路設(shè)計(jì)方法演變主要經(jīng)歷的3 個(gè)發(fā)展階段（ 1） 原始手工設(shè)計(jì)集成電路設(shè)計(jì)者先采用與當(dāng)時(shí)電路設(shè)計(jì)系統(tǒng)相同的方法，以手動(dòng)方式完成與現(xiàn)在集成電路前端設(shè)計(jì)相當(dāng)?shù)墓ぷ?；然后，將原理圖中的每個(gè)晶體管、每個(gè)無(wú)源器件、每根連線用手工方式繪制成相應(yīng)的版圖；再將版圖刻成一套集成電路掩膜模板。每個(gè)工作步驟都是手工完成，設(shè)計(jì)周期相當(dāng)漫長(zhǎng)，設(shè)計(jì)成本很高。集成電路的規(guī)模一般較小，在幾個(gè)至幾十個(gè)門左右。（ 2）計(jì)算機(jī)輔助設(shè)計(jì)借助計(jì)算機(jī)與 CAD工具進(jìn)行大量的集成電路輔助設(shè)計(jì)，如電路原理圖設(shè)計(jì)輸入與修改、電路功能性仿真、仿真波形查看、版圖布局布線與繪制等?；谟?jì)算機(jī)提供的輔助設(shè)計(jì)能力，集成電路一次設(shè)計(jì)成功率大大提高，同

8、時(shí)，集成電路的設(shè)計(jì)規(guī)模也達(dá)到數(shù)百至數(shù)萬(wàn)門。（ 3）電子設(shè)計(jì)自動(dòng)化EDA可使用大量EDA綜合工具來(lái)進(jìn)行集成電路的自動(dòng)設(shè)計(jì)，在本階段，大量集成電路設(shè)計(jì)公司開(kāi)始將不同設(shè)計(jì)環(huán)節(jié)的 EDA工具進(jìn)行整合， 并構(gòu)成一個(gè)完備、 統(tǒng)一、高效的集成電路設(shè)計(jì)工作平臺(tái)，基于此，集成電路設(shè)計(jì)規(guī)模已達(dá)到數(shù)百萬(wàn)至數(shù)千萬(wàn)門。6. 集成電路的基本設(shè)計(jì)方法（ 1） 自底向上設(shè)計(jì)方法：首先確定系統(tǒng)總的功能和指標(biāo)，然后進(jìn)行系統(tǒng)劃分，并確定各功能的指標(biāo)，然后設(shè)計(jì)出各功能塊的結(jié)構(gòu)化原理圖，并逐層細(xì)化直到門級(jí)原理圖，接著采用邏輯模擬和時(shí)序分析自底向上逐級(jí)進(jìn)行驗(yàn)證，生成相應(yīng)的測(cè)試向量，然后進(jìn)行版圖設(shè)計(jì)和驗(yàn)證和仿真。不足之處：設(shè)計(jì)周期長(zhǎng)，設(shè)計(jì)

9、規(guī)模小，設(shè)計(jì)面積較難有效控制，系統(tǒng)級(jí)仿真和驗(yàn)證數(shù)據(jù)要到最后才能得到，設(shè)計(jì)的反復(fù)性大。（ 2） 自頂向下設(shè)計(jì)方法：該方法不再采用各個(gè)擊破的方式，而是將整個(gè)系統(tǒng)作為一個(gè)整體來(lái)展開(kāi)集成電路的前端設(shè)計(jì)和后端設(shè)計(jì)。它是滿足設(shè)計(jì)指標(biāo)要求的自然設(shè)計(jì)方法，克服了設(shè)計(jì)反復(fù)的問(wèn)題，可以采用行為級(jí)模型進(jìn)行系統(tǒng)結(jié)構(gòu)設(shè)計(jì)，自動(dòng)綜合產(chǎn)生門級(jí)電路，而不必理會(huì)設(shè)計(jì)細(xì)節(jié)，且每一步都可進(jìn)行設(shè)計(jì)驗(yàn)證，提高了一次設(shè)計(jì)的成功率，提高了設(shè)計(jì)效率，縮短了 IC 產(chǎn)品開(kāi)發(fā)周期，也降低了開(kāi)發(fā)費(fèi)用。（ 3） 其他設(shè)計(jì)方法：逆向設(shè)計(jì)法：版圖解析電路圖提取功能分析與單元電路設(shè)計(jì)功能塊設(shè)計(jì)子系統(tǒng)設(shè)計(jì)完整系統(tǒng)設(shè)計(jì)SOC 設(shè)計(jì)方法：基本理念是“設(shè)計(jì)再利用

10、”。在一塊集成電路芯片上集成CPU/DSP、 I/O 接口、 MEMORY、控制模塊和ASIC 等部分。使用基于IP 核復(fù)用技術(shù)，可以大大縮短IC 產(chǎn)品的設(shè)計(jì)周期。第二章 集成電路制造工藝一、基本概念1. 常用的集成電路制造工藝P37（ 1）硅工藝生產(chǎn)技術(shù)- 氧化物 - 半導(dǎo)體集成電路、雙極 -MOS集成電路雙極集成電路、金屬（ 2）砷化鎵工藝生產(chǎn)技術(shù)雙極型 GaAs器件、 FET GaAs 邏輯器件2. 集成電路生產(chǎn)制造基本流程單晶硅錠硅圓晶片氧化、參雜、沉積光刻成形裸片測(cè)試芯片切割芯片粘貼壓焊鍵合線封裝和測(cè)試3. 版圖設(shè)計(jì)的定義 P57是指根據(jù)芯片的電氣要求和封裝要求，按照指定的工藝設(shè)計(jì)規(guī)

11、則，進(jìn)行布局布線，將電路圖或者設(shè)計(jì)代碼轉(zhuǎn)化成為包含各種幾何圖形的光掩模版數(shù)據(jù)（GDS）。4.CMOS數(shù)字集成電路的延遲組成P73門延時(shí)、連線延遲、扇出延時(shí)、大電容延遲二、論述與分析1. 對(duì)應(yīng)硅工藝生產(chǎn)技術(shù)， Bipolar 、MOS/CMOS等集成電路工藝特性 P37 Bipolar ：最早的集成電路生產(chǎn)工藝，以有源晶體管為基礎(chǔ)，以平面晶體管為基本單元。特點(diǎn)：高速、高增益、低噪聲、負(fù)載能力強(qiáng)和功耗大，適合中、小規(guī)模集成電路和模擬集成電路（如運(yùn)放、ADC和 DAC等）。采用復(fù)合管的集成注入邏輯和集成肖特基邏輯結(jié)構(gòu)改善了雙極集成產(chǎn)品的密度性能比，進(jìn)而提高了集成度； 在新型的 BiCMOS工藝集成電

12、路中， Bipolar 工藝常依據(jù)其負(fù)載能力強(qiáng)的特性，用作電路或芯片的 I/O 部分電路。MOS：以有源場(chǎng)效應(yīng)管（FET）為基礎(chǔ)，以MOS開(kāi)關(guān)電路和MOS放大電路為基本單元。特點(diǎn)：結(jié)構(gòu)簡(jiǎn)單、功耗低、電流電壓適應(yīng)范圍大；面積是對(duì)應(yīng)Bipolar的 1/5 ；速度不快、負(fù)載能力不強(qiáng)和抗靜電能力差。CMOS：當(dāng)今集成電路生產(chǎn)的主導(dǎo)工藝。特點(diǎn)：超高速、高密度潛力和高增益；低靜態(tài)功耗、低噪聲和低電流驅(qū)動(dòng)；寬的電源電壓范圍、寬的輸出電壓幅度（無(wú)閾值損失），可與TTL 電路兼容；適合各種規(guī)模數(shù)字集成電路和模擬集成電路；是MOS工藝中最常用的工藝。2. CMOS反相器的門延遲 P74a. 下降時(shí)間 tf ：信

13、號(hào)波形從 90%Vdd下降到 10%Vdd 所需要時(shí)間。b. 上升時(shí)間 tr ：信號(hào)波形從 10%Vdd上升到 90%Vdd 所需要時(shí)間。c. 延遲時(shí)間 td ：輸入電壓變化到 50%Vdd的時(shí)刻到輸出電壓變化到 50%Vdd時(shí)刻之間的時(shí)間差。d. 反相器的負(fù)載電容為 Cl ： Cl 數(shù)值由當(dāng)級(jí)反相器的輸出電容、所接下一級(jí)門的輸入電容及導(dǎo)線的電容共同決定。當(dāng)前后兩級(jí)均為反相器時(shí)，為簡(jiǎn)化計(jì)算，可假設(shè)后級(jí)反相器的輸入電容近似代替前級(jí)反相器的負(fù)載電容，這樣 Cl 可近似等于后級(jí)反相器兩個(gè)晶體管柵電容的并聯(lián)。3. 連線延遲 P76（ 1） 分布 RC線模型（ 2） RC樹(shù)網(wǎng)絡(luò)模型第三章集成電路設(shè)計(jì)描述

14、與仿真一、基本概念1.在數(shù)字系統(tǒng)集成電路設(shè)計(jì)中，需要完成兩方面的任務(wù)P80根據(jù)電子系統(tǒng)硬件的功能和行為描述出相應(yīng)的電路結(jié)構(gòu)；對(duì)得到的電路進(jìn)行仿真，以驗(yàn)證所設(shè)計(jì)電路是否確實(shí)滿足指標(biāo)要求。2.集成電路硬件設(shè)計(jì)通常的分層P81系統(tǒng)層、算法層、寄存器傳輸層、邏輯門層、電路層、版圖層3. 描述域和描述方式 P82 描述域：a. 行為域主要關(guān)注系統(tǒng)的功能實(shí)現(xiàn)，對(duì)系統(tǒng)的輸入輸出關(guān)系進(jìn)行描述b. 結(jié)構(gòu)域中則關(guān)注系統(tǒng)中每一抽象層次的實(shí)現(xiàn)方式，包含了具體的邏輯和電路結(jié)構(gòu)c. 物理域則更加關(guān)注集成電路最終的呈現(xiàn)方式，以物理特性表征描述方式：（ 1） 圖形描述方式：圖形描述可以描述電路的結(jié)構(gòu)。圖形描述也可以描述電路的

15、行為。圖形描述直觀易懂，在數(shù)字系統(tǒng)集成電路設(shè)計(jì)中，是一個(gè)重要的設(shè)計(jì)手段。（ 2） 文字描述方式：文字描述可以描述電路的結(jié)構(gòu)，也可以描述電路的行為。特別適合描述復(fù)雜行為?？梢杂凶匀徽Z(yǔ)言描述、網(wǎng)表、硬件語(yǔ)言描述等。目前硬件描述語(yǔ)言是文字形式電路描述的主要語(yǔ)言。用硬件描述語(yǔ)言描述電路行為，通常有兩種主要描述方式：算法式，通過(guò)定義硬件的輸入激勵(lì)輸出響應(yīng)描述硬件的行為，與硬件物理實(shí)現(xiàn)無(wú)關(guān)。數(shù)據(jù)流式，采用與硬件物理實(shí)現(xiàn)相一致的數(shù)據(jù)流動(dòng)方式描述硬件行為。一般認(rèn)為，硬件行為算法式描述是在硬件的算法層實(shí)現(xiàn)，數(shù)據(jù)流式硬件行為描述是在硬件的寄存器傳輸層實(shí)現(xiàn)。/4.集成電路設(shè)計(jì)驗(yàn)證常用方法P85a. 仿真（或稱模擬）

16、過(guò)程b. 規(guī)則檢查c. 形式驗(yàn)證5. 集成電路設(shè)計(jì)驗(yàn)證中的邏輯仿真 P87 定義：a. 仿真 在集成電路制造出來(lái)以前， 利用計(jì)算機(jī)軟件工具構(gòu)造硬件模型， 給定輸入激勵(lì)，模擬確定電路響應(yīng)，驗(yàn)證硬件設(shè)計(jì)正確性的過(guò)程b. 針對(duì)數(shù)字邏輯系統(tǒng)的仿真又可稱為邏輯仿真劃分：開(kāi)關(guān)級(jí)仿真；邏輯門級(jí)仿真；功能塊級(jí)仿真。二、論述與分析1.描述方式一般選擇原則P84文字方式適合描述行為，特別是復(fù)雜行為。圖形方式適合描述器件的內(nèi)部互連關(guān)系，即描述結(jié)構(gòu)。在大規(guī)模系統(tǒng)設(shè)計(jì)時(shí)，兩種形式缺一不可，通常要交叉使用兩種形式。2. 仿真過(guò)程與形式驗(yàn)證（不同之處）a. 仿真須給出輸入和輸出信號(hào)，激勵(lì)信號(hào)安排恰當(dāng)將影響仿真效率。形式驗(yàn)證

17、則只對(duì)電路描述本身進(jìn)行分析。b. 仿真過(guò)程是通過(guò)信號(hào)在電路元件之間動(dòng)態(tài)傳播而實(shí)現(xiàn)的。形式驗(yàn)證則是通過(guò)靜態(tài)邏輯推理而實(shí)現(xiàn)的。c. 仿真結(jié)果本身不直接指出電路是否有錯(cuò)誤和錯(cuò)誤位置，它需要用戶自己分析仿真結(jié)果，判斷并找出所存在的設(shè)計(jì)錯(cuò)誤。形式驗(yàn)證直接給出“正確”或“錯(cuò)誤”結(jié)論。3. 仿真模型與仿真流程數(shù)字仿真模型的建立： P95a. 把每一個(gè)數(shù)字邏輯器件映射為一個(gè)或幾個(gè)進(jìn)程。（相對(duì) HDL）b.把整個(gè)硬件數(shù)字系統(tǒng)映射為由進(jìn)程互連構(gòu)成的進(jìn)程網(wǎng)絡(luò)。功能模型：用于仿真數(shù)字邏輯單元的功能。延遲模型：用于仿真數(shù)字邏輯單元的延遲。功率模型：用于仿真數(shù)字邏輯單元的功耗。時(shí)序模型：用于仿真數(shù)字邏輯單元之間的延遲。（

18、如網(wǎng)表netlist）數(shù)字仿真流程：P96a.仿真時(shí)鐘：標(biāo)識(shí)仿真時(shí)刻的量，起點(diǎn)為0，可帶單位。b. 事件：由當(dāng)前值計(jì)算得到的新值。c. 事件隊(duì)列：將各事件按時(shí)間順序存放，每個(gè)時(shí)刻的事件組成一個(gè)事件鏈。（流程框圖）第四章集成電路設(shè)計(jì)綜合一、基本概念1. 設(shè)計(jì)綜合定義與分類 P113定義：對(duì)于不同的設(shè)計(jì)層次來(lái)講，綜合就是實(shí)現(xiàn)設(shè)計(jì)在不同層次、不同描述方式之間的一種轉(zhuǎn)化過(guò)程。 對(duì)于較高層次的設(shè)計(jì)描述， 通過(guò)綜合后可以轉(zhuǎn)化為較低層次 （或同一層次）的另一種描述形式，同一層次上的綜合可將其行為描述轉(zhuǎn)換為結(jié)構(gòu)描述。、分類：系統(tǒng)綜合、算法綜合、邏輯綜合、版圖綜合2. 邏輯綜合主要任務(wù)、步驟和輸入信息 P118

19、 主要任務(wù)：根據(jù)設(shè)計(jì)的邏輯功能和行為描述，在一定的約束條件（速度、 功耗、 成本、 工藝等）下，利用 EDA工具生成邏輯門電路，實(shí)現(xiàn)軟件描述到硬件實(shí)現(xiàn)的轉(zhuǎn)換。步驟：轉(zhuǎn)化、優(yōu)化、映射輸入信息： RTL級(jí)描述、約束條件、工藝庫(kù)3.CMOS數(shù)字集成電路總功耗的組成PPT靜態(tài)功耗、動(dòng)態(tài)功耗4.高功耗對(duì)集成電路的影響PPTa. 功耗過(guò)高將對(duì)系統(tǒng)可靠性有很大的影響。b. 功耗過(guò)高將對(duì)系統(tǒng)性能有重要的影響。c. 功耗過(guò)高將對(duì)系統(tǒng)生產(chǎn)和封裝成本有很大的影響。d. 功耗過(guò)高將對(duì)系統(tǒng)散熱成本有很大的影響。5. 功率優(yōu)化應(yīng)在不同的設(shè)計(jì)層次上進(jìn)行PPTa. 功率優(yōu)化工作應(yīng)從系統(tǒng)級(jí)設(shè)計(jì)就開(kāi)始，層層把關(guān)；b. 設(shè)計(jì)層次越

20、高，取得的功率優(yōu)化效果就越大。二、論述與分析1.邏輯綜合的方法和策略PPTa.二級(jí)邏輯綜合 （Flattening 模式）：通常以布爾方程、 真值表或狀態(tài)表作為輸入，用布爾代數(shù)等方法來(lái)進(jìn)行優(yōu)化。綜合優(yōu)化后電路為兩級(jí)，但不保證所有系統(tǒng)電路均能優(yōu)化為兩級(jí)。二級(jí)邏輯綜合一般只優(yōu)化時(shí)延約束，不顧及面積約束。b.多級(jí)邏輯綜合/隨機(jī)邏輯綜合（ Structuring模式）：多級(jí)邏輯綜合的目標(biāo)是：最小化總體版圖面積和關(guān)鍵路徑上的延遲時(shí)間；最大化設(shè)計(jì)結(jié)果的可測(cè)性，并提供一個(gè)完整測(cè)試矢量集。多級(jí)邏輯綜合在多數(shù)情況下比二級(jí)邏輯綜合節(jié)省電路面積。多級(jí)邏輯綜合是同時(shí)優(yōu)化時(shí)延約束和面積約束。策略：a. 自頂向下策略 （

21、Top-down）：讀入整個(gè)設(shè)計(jì)的代碼； 從整個(gè)設(shè)計(jì)的頂層施加各類約束；實(shí)施邏輯綜合過(guò)程。自頂向下策略適用于較小的設(shè)計(jì)，一般對(duì)應(yīng)設(shè)計(jì)能在一個(gè)晝夜完成一次綜合過(guò)程。b. 自底向上策略（ Bottom-up ）：首先獨(dú)立完成各個(gè)子模塊的邏輯綜合，并使它們滿足各自的約束條件；讀入整個(gè)設(shè)計(jì)的頂層代碼和相應(yīng)的約束，并實(shí)施邏輯綜合過(guò)程；驗(yàn)證整個(gè)設(shè)計(jì)綜合是否通過(guò)。自底向上策略一般適用于任何設(shè)計(jì)，通常在綜合耗時(shí)和綜合資源利用方面存在較大的優(yōu)勢(shì)。2. CMOS靜態(tài)功耗的成因與動(dòng)態(tài)功耗的成因 PPT 靜態(tài)功耗：a.CMOS在靜態(tài)時(shí)， P、N 管只有一個(gè)導(dǎo)通。由于沒(méi)有Vdd 到 Vss 的直流通路，所以CMOS靜態(tài)

22、功耗應(yīng)當(dāng)?shù)扔诹?。b.但在實(shí)際情況中， 由于擴(kuò)散區(qū)和襯底形成的PN結(jié)上存在一定的反向漏電流， 因此會(huì)產(chǎn)生很小的靜態(tài)功耗。c.每個(gè)門器件的靜態(tài)功耗等于反向漏電流與電源電壓的乘積，CMOS集成電路的總的靜態(tài)功耗為：動(dòng)態(tài)功耗：CMOS集成電路的動(dòng)態(tài)功耗主要由開(kāi)關(guān)功耗和短路功耗組成。a. 開(kāi)關(guān)功耗（ Psw）由 CMOS門電路中的開(kāi)關(guān)電流引起： CMOS電路在“ 0” “1”反轉(zhuǎn)過(guò)程中， 開(kāi)關(guān)電流 Isw 對(duì)負(fù)載電容 Cl 進(jìn)行充、 放電，并在 PMOS管和NMOS管上消耗了一定的能量，進(jìn)而引起開(kāi)關(guān)功耗。b. 短路功耗（ Psc）由 CMOS門電路中的短路電流引起。 CMOS電路在輸入非理想波形時(shí)，反相

23、器處于輸入波形上升沿和下降沿的瞬間，負(fù)載管和驅(qū)動(dòng)管會(huì)同時(shí)導(dǎo)通，在 Vdd 到 Vss 之間產(chǎn)生一個(gè)直流通路（短路電流 Isc ），進(jìn)而引起短路功耗。3.靜態(tài)功耗與動(dòng)態(tài)功耗的常用優(yōu)化方法PPT靜態(tài)功耗：a. 采用多閾值設(shè)計(jì)工藝。b. 采用多電壓布放方式。c. 采用虛擬供電網(wǎng)絡(luò)。d. 采用浮動(dòng)襯底電壓技術(shù)。e. 采用絕緣襯底（ SOI）技術(shù)。動(dòng)態(tài)功耗：a. 在系統(tǒng)級(jí)：采用小的工藝線寬；采用低工作電壓設(shè)計(jì)、門控電源設(shè)計(jì)（實(shí)現(xiàn)分區(qū)供電）或多電壓設(shè)計(jì)；采用門控時(shí)鐘設(shè)計(jì)部分電路有“休眠”態(tài)（時(shí)鐘屏蔽技術(shù)）；采用分塊技術(shù)設(shè)計(jì)存儲(chǔ)單元部分。b. 在 RTL 級(jí)：改變結(jié)構(gòu)設(shè)計(jì)，即采用并行處理結(jié)構(gòu)，雖增加芯片面積

24、，但大大降低了開(kāi)關(guān)動(dòng)作的功率。c. 在邏輯門級(jí)：改變引起功耗的若干因素，如：晶體管尺寸大小、網(wǎng)線的開(kāi)關(guān)頻率、網(wǎng)線的負(fù)載電容等。第五章集成電路測(cè)試與可測(cè)試性設(shè)計(jì)一、基本概念1. 集成電路測(cè)試的基本定義、基本思想和一些基本概念基本定義：a. 測(cè)試過(guò)程：就是在被測(cè)電路的輸入引腳施加相應(yīng)的激勵(lì)信號(hào)，然后檢測(cè)輸出引腳的響應(yīng)，并將檢測(cè)到的輸出引腳的響應(yīng)與期望的響應(yīng)進(jìn)行比較，以判斷電路是否存在故障的過(guò)程。b. 在得到合格的集成電路產(chǎn)品之前，一般要經(jīng)過(guò)兩次測(cè)試。晶圓測(cè)試：生產(chǎn)出來(lái)的晶圓片要經(jīng)過(guò)嚴(yán)格的測(cè)試后才能進(jìn)行劃片和封裝。產(chǎn)品測(cè)試：通過(guò)封裝好的芯片還需要進(jìn)行測(cè)試，以確定沒(méi)有故障。c. 集成電路測(cè)試與功能驗(yàn)證

25、是兩個(gè)不同的概念。 集成電路測(cè)試是為了剔除生產(chǎn)過(guò)程中產(chǎn)生的廢品。集成電路功能驗(yàn)證是用于證明所設(shè)計(jì)電路在性能上是否滿足指標(biāo)要求。驗(yàn)證內(nèi)容包括輸入與輸出信號(hào)間的邏輯關(guān)系、信號(hào)間的各種時(shí)序關(guān)系，以及功耗等各種指標(biāo)。進(jìn)行全面徹底的功能驗(yàn)證是不可能的。功能驗(yàn)證不可能取代測(cè)試?；靖拍睿篴. 幾個(gè)容易混淆的概念：缺陷、故障、誤差和漏洞。缺陷：指在集成電路制造中，在硅片上所產(chǎn)生的物理異常。故障：指由于缺陷所表現(xiàn)出的不同于正常功能的現(xiàn)象。誤差：指由于故障而造成的系統(tǒng)功能的偏差和錯(cuò)誤。漏洞：指由于一些設(shè)計(jì)問(wèn)題而造成的功能錯(cuò)誤。b. 故障建模：以數(shù)學(xué)模型來(lái)模擬芯片制造過(guò)程中的物理缺陷，便于研究故障對(duì)電路或系統(tǒng)造成

26、的影響，診斷故障的位置。在數(shù)字集成電路中，主要是將被測(cè)電路的物理缺陷進(jìn)行邏輯等效。c. 測(cè)試碼、測(cè)試矢量與測(cè)試圖形測(cè)試碼 ：能夠檢測(cè)出電路中某個(gè)故障的測(cè)試激勵(lì)。測(cè)試序列或測(cè)試矢量 ：用于時(shí)序邏輯電路的測(cè)試碼，由輸入信號(hào)若干種賦值組合的有序排列。測(cè)試圖形：測(cè)試碼以及集成電路對(duì)這些輸入信號(hào)的正確響應(yīng)兩者合在一起的統(tǒng)稱。d. 故障檢測(cè)、故障定位和故障診斷故障檢測(cè)：確定集成電路中有無(wú)故障。故障定位：確定故障發(fā)生在電路中的部位。故障診斷：判斷電路中是否存在故障，并確定故障發(fā)生位置。故障檢測(cè)和故障定位過(guò)程的總稱為故障診斷e. 故障覆蓋率：指已有測(cè)試圖形集所能檢測(cè)故障數(shù)在系統(tǒng)電路可測(cè)故障中占的百分比?；舅?/p>

27、想暗箱理論：a.暗箱理論：即被測(cè)對(duì)象是一個(gè)“神秘”的不可及“暗箱” ，不允許打開(kāi)“暗箱” ，但又要了解“暗箱”中的情況。b. 集成電路測(cè)試器要完成的工作：向被測(cè)對(duì)象送出測(cè)試矢量；接收被測(cè)對(duì)象在相應(yīng)測(cè)試矢量下的響應(yīng)；根據(jù)測(cè)試矢量和測(cè)試響應(yīng)之間的關(guān)系分析并“決策”下一個(gè)測(cè)試矢量；根據(jù)測(cè)試矢量和測(cè)試響應(yīng)來(lái)確定故障的類型和位置。2.邏輯門層次的故障模型 P165固定邏輯值故障模型、橋接故障模型3.數(shù)字集成電路種常用的故障模型P165邏輯門層次的故障模型、晶體管層次的故障模型、延遲故障4. 集成電路可測(cè)試性設(shè)計(jì)的相關(guān)概念與設(shè)計(jì)方法種類概述 P193在設(shè)計(jì)集成電路系統(tǒng)的同時(shí)， 考慮測(cè)試要求， 通過(guò)在芯片原

28、始設(shè)計(jì)中插入各種用于提高芯片可測(cè)性的硬件， 從而使芯片變得容易測(cè)試， 大幅度降低芯片測(cè)試的成本， 從而獲得最大可測(cè)性的設(shè)計(jì)過(guò)程。a. 專項(xiàng)技術(shù)設(shè)計(jì)：采用迭代的方法對(duì)局部電路進(jìn)行修改，以提高可測(cè)性。b. 系統(tǒng)化技術(shù)設(shè)計(jì)：掃描路徑法（Scan）、邊界掃描法（ Boundary Scan ）、內(nèi)建自測(cè)試法（ BIST, Built-In Self-Test）二、論述與分析1. 集成電路測(cè)試面臨的挑戰(zhàn)a.測(cè)試時(shí)間越來(lái)越長(zhǎng)，百萬(wàn)門級(jí)SoC測(cè)試可能需要幾個(gè)月甚至更長(zhǎng)的時(shí)間。b. 測(cè)試矢量的數(shù)目越來(lái)越多，測(cè)試覆蓋率卻難以提高，人們不知道究竟要用多少測(cè)試矢量才能覆蓋到所有的器件。c. 測(cè)試設(shè)備的使用成本越來(lái)越

29、高，直接影響到芯片的成本。2.組合電路固定邏輯值故障測(cè)試圖形的一般生成步驟P166首先，假設(shè)電路中各邏輯單元的輸入和輸出端（系統(tǒng)中每一根網(wǎng)線）分別出現(xiàn)s-a-1和 s-a-0 兩種固定邏輯值故障。其次，找出一組測(cè)試矢量，使得在這組測(cè)試矢量的激勵(lì)下，假想有故障電路的輸出邏輯電平與無(wú)故障電路的輸出邏輯電平不同。3. 測(cè)試生成的布爾差分法或 D 算法 PPT布爾差分法：a.布爾差分法概述： 是組合邏輯電路測(cè)試矢量生成的一種方法。它的描述嚴(yán)格而簡(jiǎn)潔，物理意義清晰。D算法：由故障點(diǎn)出發(fā)，推算出一條故障傳播到原始輸出端的路徑；由故障點(diǎn)出發(fā)，推算出原始輸入端應(yīng)有的測(cè)試矢量?；疽?guī)則： 每當(dāng)為一根線網(wǎng)賦值之后

30、，先要啟動(dòng)一個(gè)推理計(jì)算過(guò)程，以傳播信號(hào)的賦值關(guān)系。推理計(jì)算為相應(yīng)線網(wǎng)得出一個(gè)唯一的、符合器件邏輯關(guān)系的數(shù)值。D 算法進(jìn)行測(cè)試生成的程序中保存有所有信號(hào)賦值記錄。4.掃描路徑法的主要思想和工作過(guò)程P197a. 主要思路：將電路中的組合元件和時(shí)序元件隔離開(kāi)來(lái)，其中：組合電路用針對(duì)組合的測(cè)試方法來(lái)測(cè)試；時(shí)序電路串接成移位寄存器，以便把測(cè)試信號(hào)移入時(shí)序元件內(nèi)，也便于將時(shí)序元件的狀態(tài)移出來(lái)。b. 工作過(guò)程：書 P198第六章 Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)1. 一個(gè)完善 Verilog HDL 語(yǔ)言程序的基本組成和語(yǔ)法2. 行為描述與結(jié)構(gòu)描述的常用方式結(jié)構(gòu)描述：a. 模塊級(jí)結(jié)構(gòu)描述 （模塊級(jí)建模）

31、：是指調(diào)用由用戶設(shè)計(jì)生成的低級(jí)子模塊來(lái)對(duì)硬件電路結(jié)構(gòu)進(jìn)行說(shuō)明。b. 門級(jí)結(jié)構(gòu)描述 （門級(jí)建模）：是指調(diào)用 Verilog 內(nèi)部的基本門級(jí)元件來(lái)對(duì)硬件電路結(jié)構(gòu)進(jìn)行說(shuō)明。c. 開(kāi)關(guān)級(jí)結(jié)構(gòu)描述 （開(kāi)關(guān)級(jí)建模） ：是指調(diào)用 Verilog 內(nèi)部的基本開(kāi)關(guān)級(jí)元件來(lái)對(duì)硬件電路結(jié)構(gòu)進(jìn)行說(shuō)明。3. 實(shí)際課題的編寫第七章系統(tǒng)集成電路SOC設(shè)計(jì)一、基本概念1. SoC概念、關(guān)鍵技術(shù)和設(shè)計(jì)思想SoC概念片上系統(tǒng)（ System on Chip ）：P333單一芯片上實(shí)現(xiàn)一個(gè)系統(tǒng)所具有的信號(hào)采集、等眾多功能電路。關(guān)鍵技術(shù)： P338轉(zhuǎn)換、存儲(chǔ)、處理和輸入/ 輸出（ I/O）1 IP 核復(fù)用設(shè)計(jì)2 軟 / 硬件協(xié)同設(shè)計(jì)3 互連效應(yīng)4 物理綜合5 低功耗設(shè)計(jì)6 SoC測(cè)試和可測(cè)性設(shè)計(jì)設(shè)計(jì)思想： P343與傳統(tǒng)的系統(tǒng)設(shè)計(jì)思想不同，SoC 設(shè)計(jì)思想是以系統(tǒng)功能為出發(fā)點(diǎn)，將系統(tǒng)的處理機(jī)制、模型算法、芯片結(jié)構(gòu)、各個(gè)層次的邏輯電路直至器件的設(shè)計(jì)緊密結(jié)合，在一個(gè)芯片