vhdl課件 第(2)章FPGA

1、 可編程邏輯器件PLD是20世紀(jì)70代發(fā)展 起來的一種新的集成器件,是大規(guī)模集成電路 技術(shù)發(fā)展的產(chǎn)物、結(jié)合計算機(jī)技術(shù)（EDA技 術(shù)）可以快速、方便地構(gòu)建數(shù)字系統(tǒng). PLD包含兩個基本部分:1.邏輯陣列 , 2.輸出單元或宏單元 輸 入 緩沖 電路 與 陣 列 或 陣 列 輸出 緩沖 電路 輸 入 輸 出 基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖 邏輯陣列是用戶可編程的部分，由“與”陣列 和“或“陣列組成（原因： 任何組合電路可以用 “與/或”二級電路實現(xiàn)，任何時序電路可以由組 合電路加上存儲元件即鎖存器觸發(fā)器等構(gòu)成） 宏單元的作用是使設(shè)計者能改變PLD的輸出結(jié)構(gòu) 另外一種可編程的邏輯結(jié)構(gòu)

2、，就是SRAM查找表 結(jié)構(gòu)（FPGA器件） 可編程邏輯器件的發(fā)展歷程可編程邏輯器件的發(fā)展歷程 70年代年代80年代年代90年代年代 PROM 和 和PLA 器件器件 改進(jìn)的改進(jìn)的 PLA 器件器件 GAL器件 器件 FPGA器件 器件 EPLD 器件 器件 CPLD器件 器件 內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜 功能模塊功能模塊 的的SOPC 隨著技術(shù)的發(fā)展,可編程邏輯器件在結(jié)構(gòu), 工藝,集成度,功能,速度和靈活性方面都有很大 的改進(jìn)和提高 按結(jié)構(gòu)分 1.乘積項結(jié)構(gòu)器件(基本結(jié)構(gòu)為”與/或”陣列的器件) 2.查找表結(jié)構(gòu)器件(由簡單的查找表組成可編程門,再構(gòu) 成陣列形式) 從編程工藝上劃分 1.熔絲型器件 2.反

3、熔絲型器件 3.EPROM型 4.EEPROM型 5.SRAM型 6.Flash型 可編程邏輯器件的分類可編程邏輯器件的分類 最早的可編程器件采 用熔絲編程方式.如圖所 示.其中,每個存儲元件由 一只三極管和串在發(fā)射極 的熔絲組成,三極管的be 相當(dāng)于接在字線與位線之 間的二極管.編程時,如果 需要在某處存放信息”0”, 則只要按地址提供一定的 脈沖電流,將該處熔絲燒 斷即可,而未熔斷熔絲的 地方即表示存放了信 息”1”. 編程工藝 一.熔絲或反熔絲編程工藝： 反熔斷絲鏈接是在兩層金屬層之間有條非晶硅 (非結(jié)晶態(tài)的)通道。在末編程狀態(tài)時， 非晶硅是絕緣 體其阻值大于1G 歐，但是用戶可以對該器

4、件的輸 入加大電流(約20mA)信 號，以對反熔斷絲鏈接進(jìn)行編 程。這種編程電流信號，使絕緣的非晶硅變成導(dǎo)電的 多晶硅，從而達(dá)到編程的目的。熔斷絲型鏈接和反熔 斷絲技術(shù)都是人們熟知的“一次性可編程”技術(shù)因 為一旦對其完成了編程，就無法恢復(fù)原來狀態(tài)。 EPROM是可擦除的ROM(ErasabIe Programmable ROM)，對ROM中存放的數(shù)據(jù)可通過紫外線照射的方法加 以擦除。其特點是在場效應(yīng)管的柵極區(qū)的二 氧化硅層中 埋有用多晶硅制作的浮置柵該浮置柵在正常工作條件下 不帶電荷。如在編程時對其漏、源間加一定高壓，使二氧 化硅層擊穿，則基底中的電子將被吸向柵極，其中一部分 被浮置柵俘獲。

5、編程電壓撤去后，二氧化硅層恢復(fù)絕緣 狀態(tài)。俘獲在浮置柵上的電子由于被絕緣層所包圍無法消 散而長期保存在俘置柵上，使浮置柵帶負(fù)電位， 從而使 該場效應(yīng)管處于導(dǎo)通狀態(tài)，相當(dāng)于未熔斷熔絲， 達(dá)到寫1 的目的。 二.EPROM技術(shù) 擦除時只要將芯片置于一定強(qiáng)度的紫外線下 照射1520分鐘，原束縛于浮置柵中的電 子被 紫外線激活，穿過二氧化硅絕緣層回到基底，芯 片中存儲的數(shù)據(jù)變?yōu)槿?，回到未編程時的情況。 E2ROM是可電擦除(或電改寫)的ROM，其存儲數(shù)據(jù) 的擦除不需用紫外線照射，而是直接用一定幅度的電壓 脈沖完成。 埋置在二氧化硅層中的柵極上有一處與襯底間的距 離特別近，當(dāng)漏極與襯底 之間加有一定電

6、壓時，此處將 產(chǎn)生隧道效應(yīng)，電子將從襯底通過隧道到達(dá)浮置柵；同 樣， 當(dāng)編程電壓撤去后，由于隧道消失，存儲于柵極上 的電子因無法釋放而使柵極帶負(fù)電位， 從而使該Mos管 處于截止?fàn)顟B(tài)，達(dá)到寫0的目的。 擦除時時，只要在漏 極與襯底間加相反 的電壓，使柵極與襯底最近處產(chǎn)止相 反的隧道效應(yīng)，柵極中的電荷便會通過隧道回到襯底， MOS管恢復(fù)到編程前的狀態(tài)。 三.E2ROM工藝 四. Flash工藝 Flash工藝的“熔絲”管結(jié)構(gòu)，與圖116相 似，它沒有隧道，但兩個柵極的安排有區(qū)別，靠襯 底更近。其擦寫過程與E2ROM基本一致，但其擦 除不是逐點地進(jìn)行，而是一次全部擦除，然后再逐 點改寫。因而其編程

7、速度比E2ROM高。 可編程邏輯器件的分類可編程邏輯器件的分類 按集成度按集成度(PLD)分類分類 可編程邏輯器件（PLD） 簡單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA 電路符號表示電路符號表示 PLD的互補(bǔ)緩沖器的互補(bǔ)緩沖器 PLD的互補(bǔ)輸入的互補(bǔ)輸入 PLD中與陣列表示中與陣列表示 PLD中或陣列的表示中或陣列的表示 陣列線連接表示陣列線連接表示 它由譯碼器和存儲矩陣組成，在其存儲矩陣中 存放了若干數(shù)據(jù)。如在其地址輸入端加上組地址 碼，就可以從該地址碼所確定的存儲單元中讀出一 組數(shù)據(jù)。 PROM(可編程只讀存儲器) 分析ROM的結(jié)構(gòu)可知，其譯碼器部分實

8、際是一個由2n個n 輸入與門組成的與門陣列 (n是陣列的輸入端數(shù))，每個與 門輸出一個n變量的乘積項，而存儲矩陣的每一個輸出端 代 表一個對這些乘積項進(jìn)行或運(yùn)算的或門，因此一個 ROM實際是一個按標(biāo)準(zhǔn)與或式運(yùn)算的組合邏輯電路。 這樣就脫出了ROM本身的涵義開拓了它在電子設(shè)計中 的應(yīng)用領(lǐng)域。 PROM 地 址 譯 碼 器 存 儲 單 元 陣 列 0 A 1 A 1n A 0 W 1 W 1p W 0 F 1 F 1m F n p2 PROM基本結(jié)構(gòu)：基本結(jié)構(gòu)： 011 12 0 11 1 011 0 . AAAW AAAW AAAW n n n n 其邏輯函數(shù)是：其邏輯函數(shù)是： PROM PRO

9、M的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu) 與陣列 （不可 編程） 或陣列 （可編程） 0 A 1 A 1n A 0 W 1 W 1p W 0 F 1 F 1m F n p2 01,011, 111, 11 01 ,011 , 111 , 11 00,010, 110, 10 WMWMWMF WMWMWMF WMWMWMF mmpmpm pp pp 邏輯函數(shù)表示：邏輯函數(shù)表示： PROM PROM表達(dá)的表達(dá)的PLD圖陣列圖陣列 與陣列（固定） 或陣列 （可編程） 0 A 1 A 1 A 1A0 A 0A 1 F 0 F 用用PROM完成半加器邏輯陣列完成半加器邏輯陣列 與 陣 列 （ 固 定 ） 或 陣

10、列 （ 可 編 程 ） 0 A 1 A 1 A 1A0 A 0A 1 F 0 F 上述用熔絲編程的PROM存在兩個缺陷： (1)從結(jié)構(gòu)上看，其與陣列是一個全譯碼網(wǎng)絡(luò)， 也就是由2n個n輸入與門組成的網(wǎng)絡(luò)。 每個與門的 輸出所代表的乘積項是輸出邏輯函數(shù)的一個最小項， 因而所占用的芯片面積隨 n增大而急劇增加，從而 使芯片的成本增加，速度降低. (2)從編程方式看，屬一次性編程(OTP)，如編 程錯誤，不能擦去重寫，此PROM便告報廢，故使 用者仍須承擔(dān)一定的風(fēng)險. PLA PLA邏輯陣列示意圖邏輯陣列示意圖 與 陣 列 （ 可 編 程 ） 或 陣 列 （ 可 編 程 ） 0 A 1 A 1 A

11、1A0 A 0A 1 F 0 F PLA對PROM進(jìn)行 了改進(jìn),與陣列和或 陣列都可編程(需要 把邏輯函數(shù)化成最 簡的與或表達(dá)式,然 后用可編程的與陣 列構(gòu)成與項,用可編 程的或陣列構(gòu)成與 項的或運(yùn)算).在有 多個輸出時,盡量利 用公共的與項,以提 高陣列的利用率 PLA PLA與與 PROM比較比較: 芯片利用率高芯片利用率高 0 A 1 A 1 F 0 F 2 A 2 F 0 A 1 A 1 F 0 F 2 A 2 F 雖然PLA的利用率較高,可是需要有邏輯 函數(shù)的與或最簡表達(dá)式,對于多輸出函數(shù)需要 提取,利用公共的與項,涉及的軟件算法比較復(fù) 雜,尤其是多輸入變量和多輸出的邏輯函數(shù),處 理

12、上更加困難.此外,PAL的兩個陣列均可編程, 不可避免地使編程后器件的運(yùn)行速度下降.因 此PLA的使用受到限制. PAL 0 A 1 A 1 F 0 F 0 A 1 A 1 F 0 F PAL結(jié)構(gòu)：結(jié)構(gòu)： PAL的常用表示：的常用表示： 人們在PLA后又設(shè)計了另外一種可編程器件,即PAL.其 結(jié)構(gòu)與PLA相似,也包含與陣列,或陣列,但是或陣列是固定 的,只有與陣列可編程 與陣列可編程,或陣列固定的結(jié)構(gòu)避免了PLA存 在的一些問題,運(yùn)行速度也有所提高.從PAL的結(jié)構(gòu)可 知,各個邏輯函數(shù)輸出化簡,不必考慮公共的乘積項, 送到或門的乘積項數(shù)目是固定的,大大簡化了設(shè)計算 法,同時也使單個輸出的乘積項為

13、有限.對于多個乘積 項,PAL通過輸出反饋和互連的方式解決.即輸出端的 信號再饋入下一個與陣列. 上述提到的可編程結(jié)構(gòu)只能解決組合邏輯的可編 程問題,而對于時序電路卻無能為力,由于時序電路是 由組合電路及存儲單元構(gòu)成,對其中的組合電路部分 的可編程問題已經(jīng)解訣,所以只要加上鎖存器,觸發(fā)器 即可,PAL加上了輸出寄存器單元后,就實現(xiàn)了時序電 路的可編程 PAL 11 10 01 00 R 11 10 01 00 R Q QD 11 10 01 00 R 11 10 01 00 R Vcc SG1 SL07 SL17 SG0SL06 19I/O7 11 10 01 00 R 11 10 01 00

14、 R Q QD 11 10 01 00 R 11 10 01 00 R Vcc SG1 SL06 SL16 SG1SL06 18I/O6 1CLK/I0 2I1 3I2 0 7 8 15 0 3 4 78121115 1619 2023 2427 2831 一種一種PAL16V8的部分結(jié)構(gòu)圖的部分結(jié)構(gòu)圖 但是,為適應(yīng)不同應(yīng)用需要,PAL的輸出I/O結(jié)構(gòu) 很多,往往一種結(jié)構(gòu)方式就有一種PAL器件.PAL的 應(yīng)用設(shè)計者在設(shè)計不同功能的電路時,要采用不同 輸出I/O結(jié)構(gòu)的PAL器件,PAL種類變得十分豐富, 同時也帶來了使用.生產(chǎn)的不便. 此外,PAL一般采用熔絲工藝生產(chǎn),一次可編程, 修改不方便.

15、 GAL 在PAL的基礎(chǔ)上,設(shè)計出了GAL器件,首次在 PLD上采用了EEPROM工藝,使得GAL具有電可擦 除重復(fù)編程的特點,徹底解決了熔絲型可編程器件 的可編程問題.GAL在”與/或”陣列結(jié)構(gòu)上沿用了 PAL的與陣列可編程或陣列固定的結(jié)構(gòu), 但對PAL的 輸出I/O結(jié)構(gòu)進(jìn)行了較大的改進(jìn),在GAL的輸出部分 增加了輸出邏輯宏單元OLMC 邏輯宏單元 可編程與陣列 固定或陣列 GAL16V8 GAL器件的OLMC Output Logic Macro Cell 每個OLMC包含或陣 列中的一個或門 組成： 異或門：控制輸出 信號的極性 D觸發(fā)器：適合設(shè) 計時序電路 4個多路選擇器 輸出使 能選

16、擇 反饋信 號選擇 或門控 制選擇 輸出 選擇 GAL GAL的輸出邏輯宏單元OLMC通過不同的選擇方式 可以產(chǎn)生多種輸出結(jié)構(gòu),分別屬于三種模式(寄存器模式, 復(fù)合模式,簡單模式),一旦確定了某種模式,所有的 OLMC都將工作在同一模式下. 寄存器輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu) 異或門輸出經(jīng)D觸發(fā)器 至三態(tài)門,觸發(fā)器的時鐘端 CLK連公共CLK引腳,三態(tài) 門的使能端OE連公共OE 引腳,信號反饋來自觸發(fā)器. 寄存器模式包括下面兩種結(jié)構(gòu) 寄存器模式組合雙向輸出結(jié)構(gòu)寄存器模式組合雙向輸出結(jié)構(gòu) 輸出三態(tài)門受控,輸出 反饋至本單元,組合輸 出無觸發(fā)器 組合輸出雙向結(jié)構(gòu)組合輸出雙向結(jié)構(gòu) 復(fù)合型組合輸出結(jié)構(gòu)復(fù)合型

17、組合輸出結(jié)構(gòu) 復(fù)合模式(兩種結(jié)構(gòu)) 大致與寄存器模式組合雙 向輸出結(jié)構(gòu)相同,區(qū)別是引 腳CLK.OE在寄存器模式下 為專用公共引腳,不可它用 無反饋,其它同組合輸出雙 向結(jié)構(gòu) 反饋輸入結(jié)構(gòu)反饋輸入結(jié)構(gòu) 輸出反饋結(jié)構(gòu)輸出反饋結(jié)構(gòu) 簡單模式(三種結(jié)構(gòu)) 輸出三態(tài)門被禁止,該單 元的”與/或”陣列沒輸 出功能,但可作為相鄰單 元信號反饋輸入,該單元 反饋輸入端信號來自一 個相鄰單元. 輸出三態(tài)門被恒定打開, 該單元的”與/或”陣列 不具有輸出功能,但可作 為相鄰單元信號反饋輸入 端,該單元的反饋輸入端 的信號來自另一個相鄰單 元. 簡單模式輸出結(jié)構(gòu)簡單模式輸出結(jié)構(gòu) OLMC的所有這些輸出結(jié)構(gòu)和工作模

18、式 的選擇和確定均由計算機(jī)根據(jù)針對GAL的邏 輯設(shè)計文件的邏輯關(guān)系自動形成控制文件, 文件中包含了對OLMC輸出結(jié)構(gòu)和工作模式, 以及可編程與陣列各連線”熔絲點”的選擇 信息. 前面介紹的是簡單PLD的結(jié)構(gòu)和原理,目前這些 器件已很少用.現(xiàn)在的可編程邏輯器件以大規(guī)模,超 大規(guī)模集成電路工藝制造的CPLD,FPGA為主.但了 解簡單PLD的結(jié)構(gòu)和原理對理解CPLD的結(jié)構(gòu)和原 理很有幫助. 簡單PLD器件被取代的原因很簡單 1.陣列規(guī)模較小,資源不夠用于設(shè)計數(shù)字系統(tǒng),當(dāng)設(shè)計 較大的數(shù)字邏輯時,需要多片器件,性能,成本及設(shè)計 周期都受影響 2.片內(nèi)寄存器資源不足,且寄存器的結(jié)構(gòu)限制較多(如, 有的器

19、件要求時鐘共用),難以構(gòu)成豐富的時序電路 3.I/O不夠靈活,限制了片內(nèi)資源的利用率 4.編程不便,需用專用的編程工具 CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理 (1) 邏輯陣列塊邏輯陣列塊(LAB) MAX7128S的結(jié)構(gòu)的結(jié)構(gòu) 以MAX7000S系列器件為例作一說明 MAX7000結(jié)構(gòu)中包含有五個主要部分結(jié)構(gòu)中包含有五個主要部分,即即: 1.邏輯陣列塊(LAB), 2.宏單元, 3.擴(kuò)展乘積項(共享和并聯(lián)), 4.可編程連線陣列, 5. I/O控制塊 個LAB由16個宏 單元的陣列組成 MAX7000系列的單個宏單元結(jié)構(gòu)系列的單個宏單元結(jié)構(gòu) PRN CLRN ENA 邏輯陣列 全局 清零 共享

20、 邏輯 擴(kuò)展項 清零 時鐘 清零 選擇 寄 存 器 旁路 并行 擴(kuò)展項 通往 I/O 模塊 通往 PIA 乘 積 項 選 擇 矩 陣 來自 I/O引腳 全局 時鐘 QD EN 來自來自 PIA的的 36個信號個信號 快速輸入選擇快速輸入選擇 2 (2) 宏單元宏單元 宏單元由三個功能塊組成：邏輯陣列、乘積項選 擇矩陣和可編程寄存器 (3) 擴(kuò)展乘積項擴(kuò)展乘積項 共享擴(kuò)展乘積項結(jié)構(gòu)共享擴(kuò)展乘積項結(jié)構(gòu) 并聯(lián)擴(kuò)展并聯(lián)擴(kuò)展 項饋送方式項饋送方式 (4) 可編程連線陣列可編程連線陣列 不同的不同的LAB通過在可編程連線陣列通過在可編程連線陣列(PIA)上布線，以相互連上布線，以相互連 接構(gòu)成所需的邏輯。

21、接構(gòu)成所需的邏輯。 PIA信號布線到信號布線到LAB的方式的方式 (5)I/O控制塊控制塊 -EPM7128S器器 件的件的I/O控制控制 塊塊 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理 一個一個N輸入查找表輸入查找表 (LUT，Look Up Table)可以實現(xiàn)可以實現(xiàn)N個輸入個輸入 變量的任何邏輯功能，如變量的任何邏輯功能，如 N輸入輸入“與與”、 N輸入輸入“異或異或” 等。等。 輸入多于輸入多于N個的函數(shù)、方程必須分開用幾個查找表（個的函數(shù)、方程必須分開用幾個查找表（ LUT） 實現(xiàn)實現(xiàn) 輸出輸出 查黑查黑 找盒找盒 表子表子 輸入輸入1 輸入輸入2 輸入輸入3 輸入輸入4 基于查找表的

22、結(jié)構(gòu)模塊基于查找表的結(jié)構(gòu)模塊 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 1 輸入 A 輸入 B 輸入C 輸入D 查找表 輸出 16x1 RAM 查找表原理查找表原理 多路選擇器 FLEX10K系列器件的結(jié)構(gòu)和工作原理 在Altera的FPGA器件中具有典型性，現(xiàn)以 此類器件為例，介紹FPGA的結(jié)構(gòu)和工作原 理。 FLEX10K主要由嵌入式陣列塊，邏輯 陣列塊，F(xiàn)astTrack和I/O單元四部分組成。 其中邏輯陣列塊由多個邏輯單元構(gòu)成。 . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC

23、. . . IOC IOC FLEX 10K系列FPGA結(jié)構(gòu)圖 . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC EAB EAB 嵌入式嵌入式 陣列塊陣列塊 快速通道互連快速通道互連 邏輯陣列塊邏輯陣列塊 (LAB) 邏輯單元邏輯單元 LAB LE (1) 邏輯單元邏輯單元LE LE(LC)結(jié)構(gòu)圖結(jié)構(gòu)圖 數(shù)據(jù)1 Lab 控制 3 LE 輸出 進(jìn)位鏈級聯(lián)鏈 查找表 (LUT) 清零和 預(yù)置邏輯 時鐘選擇 進(jìn)位輸入級聯(lián)輸入 進(jìn)位輸出 級聯(lián)輸出 Lab 控制 1 CLRN DQ 數(shù)據(jù)

24、2 數(shù)據(jù)3 數(shù)據(jù)4 Lab 控制 2 Lab 控制 4 通往快速通道 通往局部互連 邏輯單元LE是FLEX10K結(jié)構(gòu)中的最小單元,它能 有效地實現(xiàn)邏輯功能.每個LE包含一個4輸入的LUT,一 個帶有同步使能的可編程觸發(fā)器,一個進(jìn)位鏈和一個級 聯(lián)鏈,每個LE有兩個輸出分別可以驅(qū)動局部互連和快速 通道FastTrack互連. LE中的LUT是一種函數(shù)發(fā)生器,它能實現(xiàn)4輸入1輸 出的任意邏輯函數(shù), LE中的可編程觸發(fā)器可設(shè)置成 D,T,JK或SR觸發(fā)器,該寄存器的時鐘,清零和置位信號 可由全局信號通過I/O引腳或任何內(nèi)部邏輯驅(qū)動,對于組 合邏輯的實現(xiàn),可將該觸發(fā)器旁路,LUT的輸出可作為LE 的輸出

25、. 進(jìn)位鏈連通進(jìn)位鏈連通LAB中的所有中的所有LE DFF 進(jìn)位輸入進(jìn)位輸入 (來自上一個邏輯單元來自上一個邏輯單元) S1 LE1 查找查找 表表 LUT 進(jìn)位鏈進(jìn)位鏈 DFFS2 LE2 A1 B1 A2 B2 進(jìn)位輸出進(jìn)位輸出 (到到 LAB中的下一個邏輯單元中的下一個邏輯單元) 進(jìn)位鏈進(jìn)位鏈 查找查找 表表 LUT 在FLEX10K結(jié)構(gòu)中還提供了兩種專用高速數(shù)據(jù)通 道,用于連接相鄰的LE,但不占用局部互連通道,它們是 進(jìn)位鏈和級聯(lián)鏈.進(jìn)位鏈和級聯(lián)鏈可以連接同一個LAB 中的所有LE和同一行中的所有LAB,但其大量使用會 限制邏輯布線的靈活性,導(dǎo)致資源浪費(fèi). 進(jìn)位鏈提拱LE之間快 速的向

26、前進(jìn)位功能,來自低 位的進(jìn)位信號經(jīng)進(jìn)位鏈向 前送到高位,同時饋入LUT 和進(jìn)位鏈的下一段,這一特 點使能夠?qū)崿F(xiàn)高速計數(shù)器 和加法器. 兩種不同的級聯(lián)方式兩種不同的級聯(lián)方式 “與與”級聯(lián)鏈級聯(lián)鏈 “或或”級聯(lián)鏈級聯(lián)鏈 LUT LUT IN 3.0 IN 4.7 LUTIN (4n-1).4(n- 1) LUT LUT IN 3.0 IN 4.7 LUTIN (4n-1).4(n- 1) LE 1 LE2 LEn LE1 LE2 LEn 0.6 ns 2.4 ns 16位地址譯碼速度可達(dá)位地址譯碼速度可達(dá) 2.4 + 0.6x3=4.2 ns 級聯(lián)鏈可以用來實現(xiàn)多扇入數(shù)的邏輯函數(shù),相鄰的LUT用來

27、并 行地完成部分邏輯功能,級聯(lián)鏈把中間結(jié)果串接起來.級聯(lián)鏈可以 使用邏輯”與”或者邏輯”或”來連接相鄰LE的輸出,每個附加 的LE提供有效輸入4個. (2) 邏輯陣列邏輯陣列LAB是由一系列的相鄰是由一系列的相鄰LE構(gòu)成的構(gòu)成的 FLEX10K LAB的結(jié)的結(jié) 構(gòu)圖構(gòu)圖 每個LAB包含八個LE、相聯(lián)的進(jìn)位鏈和級聯(lián)鏈、 LAB控制 信號與LAB局部互連.LAB構(gòu)成了FLEX10K的”粗粒度”結(jié)構(gòu), 有利于EDA軟件進(jìn)行布局布線,優(yōu)化器件的利用,提高性能. 在FLEX10K結(jié)構(gòu)中，LE器件和I/O引腳之間的連 接是通過快速通道互連實現(xiàn)的FastTrack遍布于整 個FLEX10K器件是一系列水平和

28、垂直走向的連續(xù)式 布線通道即使器件使用于非常復(fù)雜的設(shè)計采用這 種布線結(jié)構(gòu)也可以預(yù)測其延時性能。有些FPGA采用 分段式連線結(jié)構(gòu)需要用開關(guān)矩陣把若干條短的線段 連接起來會使延時難以預(yù)測，從而降低了設(shè)什性 能但可以使邏輯布線工作變得容易了. (3) 快速通道快速通道(FastTrack) FLEX10K器件的I/O引腳是由一些I/O單元(IOC)驅(qū)動 的IOC位于快速通道的行和列的末端,包含一個雙向 I/O緩沖器和一個寄存器這個寄存器可以用作需要快 速建立時間的外部數(shù)據(jù)的輸入寄存器，也可以作為要 求快速“時鐘到輸出”性能的數(shù)據(jù)輸出寄存器,在某些 情況下,LE作為輸入寄存器比IOC寄存器在建立時間上

29、 會更短.IOC可以配置成輸入、輸出或雙向口 FLEX10K的IOC具有許多有用的特性，如JTAG編 程支持、擺率控制三態(tài)緩沖和漏極開路輸出等、 IOC的結(jié)構(gòu)圖如下圖所示. (4) I/O單元與專用輸入端口單元與專用輸入端口 IO單元結(jié)構(gòu)圖單元結(jié)構(gòu)圖 (5) 嵌入式陣列塊嵌入式陣列塊EAB是在輸入、輸出口上帶有寄存器的是在輸入、輸出口上帶有寄存器的RAM 塊，是由一系列的嵌入式塊，是由一系列的嵌入式RAM單元構(gòu)成。單元構(gòu)成。 當(dāng)要實現(xiàn)有關(guān)存儲器功能時，每個EAB提供2048 個位，每一EAB是一個獨立的結(jié)構(gòu)它具有共同的輸 入、互連與控制信號.EAB可以非常方便地實現(xiàn)一些 規(guī)模不太大的RAM、R

30、OM、 FIFO或雙口RAM等功 能塊的構(gòu)造而當(dāng)EAB用來實現(xiàn)計數(shù)器、地址譯碼器、 狀態(tài)機(jī)、乘法器、微控制器以及DSP等復(fù)雜邏輯時, 每個EAB可以貢獻(xiàn)100到600個等效門，EAB可以單 獨使用，也可以組合起來使用。 EAB的大小靈活可變 通過組合EAB 可以構(gòu)成更大的模塊 不需要額外的邏輯單元，不引入延遲， EAB 可配置為深度達(dá)2048的存儲器 EAB 的字長是可配置的 256x8 512x4 1024x2 2048x1 256x8 256x8 512x4 512x4 256x16 512x8 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖3-34 Cy

31、clone LE結(jié)構(gòu)圖結(jié)構(gòu)圖 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖3-35 Cyclone LE普通模式普通模式 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖3-36 Cyclone LE動態(tài)算術(shù)模式動態(tài)算術(shù)模式 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖3-37 Cyclone LAB結(jié)構(gòu)結(jié)構(gòu) Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖3-38 LAB陣列陣列 Cyclone/CycloneII系

32、列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖3-39 LAB控制信號生成控制信號生成 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-40 快速進(jìn)位選擇鏈快速進(jìn)位選擇鏈 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖3-41 LUT鏈和寄存器鏈的使用鏈和寄存器鏈的使用 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖3-42 LVDS連接連接 2.5 硬件測試技術(shù)硬件測試技術(shù) 2.5.1 內(nèi)部邏輯測試內(nèi)部邏輯測

33、試 圖圖3-43 邊界掃描電路結(jié)構(gòu)邊界掃描電路結(jié)構(gòu) 2.5.2 JTAG邊界掃描測試邊界掃描測試 2.5 硬件測試技術(shù)硬件測試技術(shù) 表表3-1 邊界掃描邊界掃描IO引腳功能引腳功能 2.5.2 JTAG邊界掃描測試邊界掃描測試 引引 腳腳描描 述述功功 能能 TDI測試數(shù)據(jù)輸入測試數(shù)據(jù)輸入(Test Data Input) 測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。的上升沿移入。 TDO測試數(shù)據(jù)輸出測試數(shù)據(jù)輸出(Test Data Output) 測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下

34、降沿移出。的下降沿移出。 如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。 TMS測試模式選擇測試模式選擇(Test Mode Select) 控制信號輸入引腳，負(fù)責(zé)控制信號輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換。控制器的轉(zhuǎn)換。TMS必須在必須在TCK的的 上升沿到來之前穩(wěn)定。上升沿到來之前穩(wěn)定。 TCK測試時鐘輸入測試時鐘輸入(Test Clock Input) 時鐘輸入到時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在 下降沿。下降沿。 TRST測試復(fù)位輸入測試復(fù)位輸入(Test Reset Input) 低電平

35、有效，異步復(fù)位邊界掃描電路低電平有效，異步復(fù)位邊界掃描電路(在在IEEE規(guī)范中，該引腳可規(guī)范中，該引腳可 選選)。 2.5 硬件測試技術(shù)硬件測試技術(shù) 圖圖3-44 邊界掃描數(shù)據(jù)移位方式邊界掃描數(shù)據(jù)移位方式 2.5.2 JTAG邊界掃描測試邊界掃描測試 2.5.2 JTAG邊界掃描測試邊界掃描測試 圖圖3-45 JTAG BST系統(tǒng)系統(tǒng) 內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu) 2.5.2 JTAG邊界掃描測試邊界掃描測試 圖圖3-46 JTAG BST 系統(tǒng)與與系統(tǒng)與與 FPGA器件器件 關(guān)聯(lián)結(jié)構(gòu)圖關(guān)聯(lián)結(jié)構(gòu)圖 2.5 硬件測試技術(shù)硬件測試技術(shù) 圖圖3-47 JTAG BST選擇命令模式時序選擇命令模式時序 2.5.2

36、 JTAG邊界掃描測試邊界掃描測試 2.5.3 嵌入式邏輯分析儀嵌入式邏輯分析儀 2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2.6.1 Lattice公司公司CPLD器件系列器件系列 1. ispLSI器件系列器件系列 ispLSI1000E系列系列 ispLSI2000E/2000VL/200VE系列系列 ispLSI 8000/8000V系列系列 ispLSI5000V系列系列 2. ispMACH4000系列系列 3. Lattice EC & ECP系列系列 IspMACH 4000Z、ispMACH 4000V 、 ispMACH 4000Z 2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品

37、概述 2.6.2 Xilinx公司的公司的FPGA和和CPLD器件系列器件系列 2. Spartan& Spartan-3 & Spartan 3E器件系列器件系列 5. Xilinx的的IP核核 1. Virtex-4系列系列FPGA Virtex-4 LX Virtex-4 SX Virtex-4 FX 3. XC9500 & XC9500XL系列系列CPLD 4. Xilinx FPGA配置器件配置器件SPROM 2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2.6.3 Altera公司公司FPGA和和CPLD器件系列器件系列 1. Stratix II 系列系列FPGA 5. MAX系列系列CPLD 3. ACEX系列系列FPGA 4. FLEX系列系列FPGA 2. Stratix系列系列FPGA 6.