氧化鉿在半導(dǎo)體器件中的應(yīng)用和發(fā)展PPT學(xué)習(xí)教案

1、會計學(xué)1 氧化鉿在半導(dǎo)體器件中的應(yīng)用和發(fā)展氧化鉿在半導(dǎo)體器件中的應(yīng)用和發(fā)展 微電子產(chǎn)業(yè)的核心是微電子產(chǎn)業(yè)的核心是CMOS 集成電路，集成電路， 其發(fā)展其發(fā)展 水平通常標志著整個微電子技術(shù)工業(yè)的發(fā)展水平。水平通常標志著整個微電子技術(shù)工業(yè)的發(fā)展水平。 集成電路的發(fā)展一直遵循著集成電路的發(fā)展一直遵循著1965 年年Intel 公司創(chuàng)始公司創(chuàng)始 人之一人之一 G. E. Moore (G. E.摩爾摩爾) 預(yù)言的集成電路產(chǎn)預(yù)言的集成電路產(chǎn) 業(yè)發(fā)展規(guī)律。集成電路產(chǎn)業(yè)經(jīng)歷了小規(guī)模（業(yè)發(fā)展規(guī)律。集成電路產(chǎn)業(yè)經(jīng)歷了小規(guī)模（SSI）、）、 中規(guī)模（中規(guī)模（MSI）、大規(guī)模（）、大規(guī)模（LSI）、超大規(guī)模（）、超

2、大規(guī)模（VLSI ）、特大規(guī)模（）、特大規(guī)模（ULSI）的發(fā)展歷程。）的發(fā)展歷程。IC 芯片的特征芯片的特征 尺寸（晶體管溝道長度，也是集成電路上金屬層的尺寸（晶體管溝道長度，也是集成電路上金屬層的 最小分辨尺寸，即金屬線寬，所以這個特征尺度也最小分辨尺寸，即金屬線寬，所以這個特征尺度也 稱之為線寬）已經(jīng)從稱之為線寬）已經(jīng)從1978 年的年的 10 m發(fā)展到現(xiàn)在發(fā)展到現(xiàn)在 的的 0.13 m，集成度從，集成度從 1971 年的年的 1 K DRAM 發(fā)展發(fā)展 到現(xiàn)在的到現(xiàn)在的 8 G DRAM；硅片直徑也逐漸的由；硅片直徑也逐漸的由 2 英寸英寸 、3 英寸、英寸、4 英寸、英寸、6 英寸、英

3、寸、8 英寸過渡到英寸過渡到12 英寸英寸 。 第1頁/共15頁 第2頁/共15頁 第3頁/共15頁 MOS 管柵極尺寸的減少導(dǎo)致電路開關(guān)更快。這樣管柵極尺寸的減少導(dǎo)致電路開關(guān)更快。這樣 大大擴展了半導(dǎo)體產(chǎn)品的應(yīng)用范圍，提高了產(chǎn)品的性能大大擴展了半導(dǎo)體產(chǎn)品的應(yīng)用范圍，提高了產(chǎn)品的性能 。晶體管尺寸減少允許更多的晶體管被集成在一個芯片。晶體管尺寸減少允許更多的晶體管被集成在一個芯片 上，因此，當保持電路制造成本較低時，集成電路的復(fù)上，因此，當保持電路制造成本較低時，集成電路的復(fù) 雜性和擁有的各項功能也得到了很大的提升。加上使用雜性和擁有的各項功能也得到了很大的提升。加上使用 更大直徑的硅片，芯片

4、成本也大大降低。更大直徑的硅片，芯片成本也大大降低。 MOS器件尺寸縮小符合等比例縮小規(guī)律。根據(jù)這器件尺寸縮小符合等比例縮小規(guī)律。根據(jù)這 一規(guī)律，器件在水平和垂直方向上的參數(shù)（例如溝道長一規(guī)律，器件在水平和垂直方向上的參數(shù)（例如溝道長 度度 L、寬度、寬度 W、柵介質(zhì)層厚度、柵介質(zhì)層厚度 tox和源漏結(jié)深和源漏結(jié)深 Xj等）以等）以 及電壓等均按同一個比例因子及電壓等均按同一個比例因子 等比例縮小，等比例縮小， 同時襯同時襯 底摻雜濃度底摻雜濃度Nb 則按該因子增大則按該因子增大 倍。這時器件內(nèi)部電倍。這時器件內(nèi)部電 場保持不變。由于內(nèi)部電場保持不變，因此不會出現(xiàn)遷場保持不變。由于內(nèi)部電場保持

5、不變，因此不會出現(xiàn)遷 移率降低、碰撞電離、熱載流子效應(yīng)等高電場效應(yīng)。移率降低、碰撞電離、熱載流子效應(yīng)等高電場效應(yīng)。 第4頁/共15頁 實際上，在實際上，在 MOS 器件尺寸等比縮小進程中器件尺寸等比縮小進程中 ，電源電壓并沒有按相同比例同步減小，這使得，電源電壓并沒有按相同比例同步減小，這使得 器件內(nèi)部電場增強。當器件內(nèi)部電場增強。當MOS器件柵介質(zhì)厚度下降器件柵介質(zhì)厚度下降 到到 2 nm左右時，柵極泄漏電流增加，器件無法左右時，柵極泄漏電流增加，器件無法 正常工作。同時，當正常工作。同時，當 MOS 晶體管溝道長度縮小晶體管溝道長度縮小 到到 0.1 m 以下時，溝道電場強度將會超過以下時

6、，溝道電場強度將會超過 1 MV/cm。當溝道長度進一步縮小到。當溝道長度進一步縮小到 nm尺度，電尺度，電 場會進一步增大，強電場下的量子效應(yīng)將對器件場會進一步增大，強電場下的量子效應(yīng)將對器件 性能帶來影響，包括引起閾值電壓變化、反型層性能帶來影響，包括引起閾值電壓變化、反型層 量子化造成有效柵電容下降和量子化造成有效柵電容下降和 pn 結(jié)漏電流增大結(jié)漏電流增大 和遷移率下降等。和遷移率下降等。 第5頁/共15頁 2、使用高、使用高k 柵介質(zhì)的必要性：柵介質(zhì)的必要性： 硅基微電子工業(yè)發(fā)展如此成功的一個關(guān)鍵因素是，到目硅基微電子工業(yè)發(fā)展如此成功的一個關(guān)鍵因素是，到目 前為止我們一直使用的柵極介

7、質(zhì)材料前為止我們一直使用的柵極介質(zhì)材料 SiO2 有優(yōu)異的材有優(yōu)異的材 料和電性能。料和電性能。 這個材料實際上表現(xiàn)出了作為柵極絕緣這個材料實際上表現(xiàn)出了作為柵極絕緣 材料的幾個重要性質(zhì)：材料的幾個重要性質(zhì)： （1）非晶態(tài)的）非晶態(tài)的 SiO2 能熱生長在硅襯底上，能精確能熱生長在硅襯底上，能精確 控制厚度和均勻性，能和硅襯底形成一個低缺陷密度控制厚度和均勻性，能和硅襯底形成一個低缺陷密度 、很穩(wěn)定的界面層。同時，這些在、很穩(wěn)定的界面層。同時，這些在 SiO2/Si 界面的缺界面的缺 陷態(tài)和懸掛鍵能在有氫的氣氛中進行后退火鈍化。陷態(tài)和懸掛鍵能在有氫的氣氛中進行后退火鈍化。 （2）SiO2 表現(xiàn)

8、出優(yōu)異的熱穩(wěn)定性和化學(xué)穩(wěn)定性，表現(xiàn)出優(yōu)異的熱穩(wěn)定性和化學(xué)穩(wěn)定性， 這是制造晶體管所必須的，因為退火和氧化一般都是這是制造晶體管所必須的，因為退火和氧化一般都是 在高溫下進行（在高溫下進行（10000C以上）以上） 。 （3）SiO2 帶隙很寬（帶隙很寬（9 eV）, 和和 Si 相比有大的導(dǎo)相比有大的導(dǎo) 帶和價帶偏移量，因此，它有很優(yōu)異的絕緣性能，擊帶和價帶偏移量，因此，它有很優(yōu)異的絕緣性能，擊 穿電場達到穿電場達到 13 MV/cm。 第6頁/共15頁 這些性質(zhì)決定了這些性質(zhì)決定了SiO2 作為作為 MOSFET 柵極絕緣材料柵極絕緣材料 是很好的。但是當是很好的。但是當 SiO2 厚度低于

9、厚度低于 3 nm 時，由于量子隧時，由于量子隧 道效應(yīng)，載流子能流過這個超薄柵介質(zhì)。由道效應(yīng)，載流子能流過這個超薄柵介質(zhì)。由 WKB 近似近似 可知，隧穿幾率隨著可知，隧穿幾率隨著 SiO2 厚度的減少按指數(shù)規(guī)律上升。厚度的減少按指數(shù)規(guī)律上升。 對于對于 1 nm厚的厚的 SiO2，在，在Vox為為 1 V時，泄漏電流密度超時，泄漏電流密度超 過了過了100 A/cm2。ITRS 對泄漏電流的要求是，對于高性對泄漏電流的要求是，對于高性 能邏輯電路應(yīng)用，泄漏電流密度應(yīng)小于能邏輯電路應(yīng)用，泄漏電流密度應(yīng)小于 1 A/cm2，對于，對于 低功耗邏輯電路應(yīng)用，泄漏電流密度應(yīng)小于低功耗邏輯電路應(yīng)用，

10、泄漏電流密度應(yīng)小于1 mA/cm2 。 因此，因此， 2.2-2.5 nm SiO2 的厚度是低功耗的邏輯電路的厚度是低功耗的邏輯電路 應(yīng)用極限，應(yīng)用極限，1.4-1.6 nm SiO2 厚度是高性能邏輯電路應(yīng)用厚度是高性能邏輯電路應(yīng)用 極限。將這兩個數(shù)據(jù)和表極限。將這兩個數(shù)據(jù)和表1.2（ITRS2005）比較可知，）比較可知， SiO2 不可能應(yīng)用到不可能應(yīng)用到 80 nm及其以下工藝中，即使現(xiàn)在使及其以下工藝中，即使現(xiàn)在使 用了氮化氧化硅技術(shù)，用了氮化氧化硅技術(shù)，1.2 nm是氮化氧化硅使用極限，是氮化氧化硅使用極限， 只能延長使用到只能延長使用到70 nm工藝中。無論如何，工藝中。無論如

11、何，SiO2作為柵作為柵 極絕緣材料進一步減少厚度是存在問題的極絕緣材料進一步減少厚度是存在問題的(從材料學(xué)觀點從材料學(xué)觀點 ，SiO2 厚度下限是厚度下限是 7 , 小于這個厚度則沒有完整的體小于這個厚度則沒有完整的體 帶隙結(jié)構(gòu)帶隙結(jié)構(gòu)) 。 第7頁/共15頁 與與 SiO2 厚度相關(guān)的另一個問題是可靠性問題。厚度相關(guān)的另一個問題是可靠性問題。 當集成電路中當集成電路中 MOSFET 工作時，電荷流過器件導(dǎo)致工作時，電荷流過器件導(dǎo)致 在在 SiO2 柵介質(zhì)層和柵介質(zhì)層和 SiO2/Si 界面產(chǎn)生缺陷，當臨界界面產(chǎn)生缺陷，當臨界 缺陷密度達到時，柵介質(zhì)層發(fā)生擊穿，導(dǎo)致器件失缺陷密度達到時，柵介

12、質(zhì)層發(fā)生擊穿，導(dǎo)致器件失 效。在電應(yīng)力作用下，假設(shè)擊穿發(fā)生是經(jīng)由缺陷之效。在電應(yīng)力作用下，假設(shè)擊穿發(fā)生是經(jīng)由缺陷之 間的滲漏路徑，間的滲漏路徑，Degraeve 等發(fā)現(xiàn)超薄等發(fā)現(xiàn)超薄 SiO2 層的擊層的擊 穿與時間的關(guān)系可以用滲漏方法很好的重復(fù)。根椐穿與時間的關(guān)系可以用滲漏方法很好的重復(fù)。根椐 ITRS 可靠性要求，這種方法研究得到的結(jié)果表明：可靠性要求，這種方法研究得到的結(jié)果表明： 室溫下室溫下 SiO2 厚度的極限大約是厚度的極限大約是 2.2 nm，在，在 150 0C 時大約是時大約是 2.8 nm。因此，。因此，SiO2 極限厚度大約是極限厚度大約是 2.2 nm。在這個厚度以下，

13、。在這個厚度以下，SiO2 作為柵介質(zhì)不合適。為作為柵介質(zhì)不合適。為 此，人們開始尋找其它材料來代替此，人們開始尋找其它材料來代替SiO2，這個問題是，這個問題是 下一代下一代MOS器件最關(guān)鍵的挑戰(zhàn)。器件最關(guān)鍵的挑戰(zhàn)。 第8頁/共15頁 第9頁/共15頁 固定柵極電壓固定柵極電壓 Vg 和電容面積和電容面積 A，增加，增加 MOS 電容的方電容的方 法有兩個：其一，減少柵介質(zhì)厚度法有兩個：其一，減少柵介質(zhì)厚度tox，柵介質(zhì)層電場增大，柵介質(zhì)層電場增大 ，由于量子效應(yīng)導(dǎo)致的泄漏電流增加，導(dǎo)致器件的可靠性，由于量子效應(yīng)導(dǎo)致的泄漏電流增加，導(dǎo)致器件的可靠性 變差；另一個方法，增加介質(zhì)的介電常數(shù)變差；

14、另一個方法，增加介質(zhì)的介電常數(shù)k，即使用比，即使用比 SiO2 更高介電常數(shù)的材料來代替更高介電常數(shù)的材料來代替SiO2，這時柵介質(zhì)厚度不變，柵，這時柵介質(zhì)厚度不變，柵 介質(zhì)層電場不變，因此可以減少柵極泄漏電流增加，提高介質(zhì)層電場不變，因此可以減少柵極泄漏電流增加，提高 器件可靠性。器件可靠性。 使用高使用高k 柵介質(zhì)時，介質(zhì)材料的等效氧化物厚度（柵介質(zhì)時，介質(zhì)材料的等效氧化物厚度（EOT ）定義為達到相同單位面積電容的）定義為達到相同單位面積電容的 SiO2 層厚度，因此：層厚度，因此： kSiO2表示表示SiO2 的相對介電常數(shù)的相對介電常數(shù) 第10頁/共15頁 為了與為了與CMOS 工藝

15、兼容，代替工藝兼容，代替 SiO2 的柵介質(zhì)材料應(yīng)該滿足下的柵介質(zhì)材料應(yīng)該滿足下 列條件：列條件： （1）新型介質(zhì)材料必須有優(yōu)良的介電性能（高的）新型介質(zhì)材料必須有優(yōu)良的介電性能（高的 k 值）值） ； （2）新型介質(zhì)材料必須在）新型介質(zhì)材料必須在 Si 上有優(yōu)良的化學(xué)穩(wěn)定性和熱穩(wěn)定上有優(yōu)良的化學(xué)穩(wěn)定性和熱穩(wěn)定 性，以保證其在性，以保證其在MOSFET 的生產(chǎn)工藝過程中和的生產(chǎn)工藝過程中和 Si 不發(fā)生不發(fā)生 反應(yīng)，且相互擴散要小，防止形成厚的反應(yīng)，且相互擴散要小，防止形成厚的SiOx界面層和硅化界面層和硅化 物層；物層； （3）在介質(zhì)體材料中和介質(zhì)）在介質(zhì)體材料中和介質(zhì)/Si界面要形成低的本

16、征缺陷密度界面要形成低的本征缺陷密度 ，提供高的溝道區(qū)載流子遷移率和好的柵介質(zhì)壽命；，提供高的溝道區(qū)載流子遷移率和好的柵介質(zhì)壽命； （4）充分大的帶隙，在介質(zhì)）充分大的帶隙，在介質(zhì)/Si界面有大的導(dǎo)帶和價帶能級差界面有大的導(dǎo)帶和價帶能級差 ，以便有效減少通過這個結(jié)構(gòu)的泄漏電流；，以便有效減少通過這個結(jié)構(gòu)的泄漏電流； （5）新型介質(zhì)材料與柵電極材料化學(xué)性能相匹配；）新型介質(zhì)材料與柵電極材料化學(xué)性能相匹配； （6）和）和CMOS 工藝有很好的工藝兼容性；工藝有很好的工藝兼容性； （7）高的可靠性。）高的可靠性。 第11頁/共15頁 半導(dǎo)體領(lǐng)域中應(yīng)用的技術(shù)模型和仿真軟件能有效減少半導(dǎo)體領(lǐng)域中應(yīng)用的技

17、術(shù)模型和仿真軟件能有效減少 產(chǎn)品研發(fā)周期和研發(fā)費用。產(chǎn)品研發(fā)周期和研發(fā)費用。 主要包括下列幾個典型部分：主要包括下列幾個典型部分： (1)前后端工藝仿真。除光刻外的晶體管制造工藝中物理效應(yīng)前后端工藝仿真。除光刻外的晶體管制造工藝中物理效應(yīng) 的模型和仿真。的模型和仿真。 (2)光刻模型。光刻掩膜版的圖形模型，光阻劑特性和工藝模光刻模型。光刻掩膜版的圖形模型，光阻劑特性和工藝模 型。型。 (3)器件模型。有源器件工作狀態(tài)的模型。器件模型。有源器件工作狀態(tài)的模型。 (4)互連和集成的無源器件模型。包括工作機理、電磁特性和互連和集成的無源器件模型。包括工作機理、電磁特性和 熱特性。熱特性。 第12頁/

18、共15頁 (5)電路單元模型，包括有源器件、無源器件和寄生電電路單元模型，包括有源器件、無源器件和寄生電 路單元模型。新的電路單元基于新的器件結(jié)構(gòu)。路單元模型。新的電路單元基于新的器件結(jié)構(gòu)。 (6)封裝模型，芯片封裝中電、機械和熱模型。封裝模型，芯片封裝中電、機械和熱模型。 (7)材料模型，預(yù)計材料物理性質(zhì)和電性質(zhì)仿真模型。材料模型，預(yù)計材料物理性質(zhì)和電性質(zhì)仿真模型。 (8)數(shù)值計算方法。數(shù)值計算方法。 當當 Si 基集成電路的特征尺寸按照基集成電路的特征尺寸按照 Moore 定定 律縮小進入亞律縮小進入亞 0.1 m 領(lǐng)域時，這一變化對集成電領(lǐng)域時，這一變化對集成電 路設(shè)計及其設(shè)計方法學(xué)提出了新的問題和挑戰(zhàn)。這路設(shè)計及其設(shè)計方法學(xué)提出