第五講靜態(tài)CMOS組合邏輯

1、TJIC 2021/3/111 第五講靜態(tài)第五講靜態(tài)CMOS組合邏輯電組合邏輯電 路路 天津大學(xué)電信學(xué)院電子科學(xué)與技術(shù)系 史再峰 2021/3/112 引言:組合電路與時(shí)序電路 組合邏輯電路In OUT 組合邏輯電路In OUT 狀態(tài) 2021/3/113 靜態(tài)靜態(tài)CMOSCMOS電路電路 v 在每一時(shí)間（除切換期間）每個(gè)門(mén)的輸出總是通 過(guò)低阻連至VDD VDD 或VssVss； v 穩(wěn)定狀態(tài)時(shí)，門(mén)的輸出值總是由電路所實(shí)現(xiàn)的布 爾函數(shù)決定； v 不同于動(dòng)態(tài)電路：動(dòng)態(tài)電路把信號(hào)值暫時(shí)存放在 高阻抗電路節(jié)點(diǎn)電容上 v 動(dòng)態(tài)電路形成的門(mén)結(jié)構(gòu)簡(jiǎn)單，速度快，但對(duì)噪聲 更加敏感，設(shè)計(jì)工作比較復(fù)雜 2021

2、/3/114 上拉和下拉網(wǎng)絡(luò)上拉和下拉網(wǎng)絡(luò) VDD F(In1,In2,InN) In1 In2 InN In1 In2 InN PUN PDN PUN 與 PDN 是對(duì)偶的網(wǎng)絡(luò)結(jié)構(gòu) PMOS transistors only pull-up: 在 VDD 和 F之間提供一條通路 F(In1,In2,InN) = 1 NMOS transistors only pull-down: 在 F和GND 之間提供一條通路 F(In1,In2,InN) = 0 2021/3/115 關(guān)于PDN和PUN探討 v 一個(gè)MOS管可以看作由柵信號(hào)控制的開(kāi)關(guān) v PDN由NMOS構(gòu)成；PUN由PMOS構(gòu)成。因?yàn)?/p>

3、NMOS產(chǎn)生“強(qiáng)0” 而PMOS器件產(chǎn)生“強(qiáng)1” v NMOS串聯(lián)相當(dāng)于“與”邏輯，PMOS串聯(lián)相當(dāng)于“或”邏輯； v NMOS并聯(lián)相當(dāng)于“或”邏輯，PMOS并聯(lián)相當(dāng)于“與”邏輯 v 根據(jù)De Morgan定理，一個(gè)互補(bǔ)的CMOS結(jié)構(gòu)的上拉網(wǎng)絡(luò)和 下拉網(wǎng)絡(luò)構(gòu)成對(duì)偶結(jié)構(gòu)（dual networks） v 互補(bǔ)的門(mén)本質(zhì)上是反相的，只能實(shí)現(xiàn)NAND、NOR、XNOR、 NOT等功能，用單獨(dú)一級(jí)實(shí)現(xiàn)非反相的布爾函數(shù)是不行的 v 實(shí)現(xiàn)一個(gè)具有N個(gè)輸入的邏輯門(mén)需要2N個(gè)晶體管 2021/3/116 閾值損失閾值損失 VDD VDD 0PDN 0 VDD CL CL PUN VDD 0 VDD - VTn

4、CL VDD VDD VDD |VTp| CL S D S D VGS S SD D VGS 2021/3/117 構(gòu)成構(gòu)成PDN v NMOS 串聯(lián)形成NAND功能 v NMOS 并聯(lián)形成NOR功能 A B A B AB A + B 2021/3/118 CMOS NAND A B A B AB ABF 001 011 101 110 A B 2021/3/119 CMOS NOR ABF 001 010 100 110 A + B A B AB A B 2021/3/1110 互補(bǔ)CMOS復(fù)合門(mén) OUT = !(D + A (B + C) D A BC D A B C 2021/3/111

5、1 標(biāo)準(zhǔn)單元的版圖設(shè)計(jì)理念標(biāo)準(zhǔn)單元的版圖設(shè)計(jì)理念1980s1980s 信號(hào) 布線通道 VDD GND 這個(gè)版圖實(shí)現(xiàn)什么邏輯功能？ 2021/3/1112 標(biāo)準(zhǔn)單元設(shè)計(jì)標(biāo)準(zhǔn)單元設(shè)計(jì)-1990s-1990s M2 沒(méi)有布線通道 VDD GND M3 VDD GND Mirrored Cell Mirrored Cell 2021/3/1113 Standard Cells A Out VDD GND B 2-input NAND gate B VDD A 2021/3/1114 復(fù)合門(mén)的版圖設(shè)計(jì)復(fù)合門(mén)的版圖設(shè)計(jì) 用棍棒圖（Stick Diagrams）表示，不含具體尺 寸，只代表晶體管的相對(duì)位置

6、2021/3/1115 OAI21 Logic Graph C AB X = !(C (A + B) B A C i j j VDD X X i GND AB C PUN PDN A B C 2021/3/1116 OAI21的兩種棍棒圖 ABC X VDD GND X CAB VDD GND 此版圖具有連續(xù)的擴(kuò)散區(qū) 2021/3/1117 一致的Euler路徑 j VDD X X i GND AB C ABC q為了形成一條連續(xù)的擴(kuò)散區(qū) ，必須能順序地訪問(wèn)每一個(gè) 晶體管，即一個(gè)器件的漏區(qū) 同時(shí)是下一個(gè)器件的源區(qū).即 在電路中必須存在一條Euler 路徑 qEuler路徑定義為通過(guò)途中所 有節(jié)

7、點(diǎn)并且只經(jīng)過(guò)每一條邊 一次的路徑 q為了在 PUN和PDN網(wǎng)絡(luò)中柵的順序相同，其Euler路徑必須 是一致的，即經(jīng)過(guò)各晶體管順序一致。 2021/3/1118 EulerEuler路徑的識(shí)別路徑的識(shí)別( (一一) ) v 對(duì)于X=!(AB+CD)邏輯, 首先畫(huà)出電路圖 B AD X = !(AB+CD) A D B C C VDD GND m pq 2021/3/1119 EulerEuler路徑的識(shí)別路徑的識(shí)別( (二二) ) v 對(duì)于X=!(AB+CD)邏輯, 首先畫(huà)出電路圖 v 然后根據(jù)電路圖,PDN 的邏輯圖,標(biāo)出各節(jié)點(diǎn), 用頂點(diǎn)代表網(wǎng)絡(luò)節(jié)點(diǎn), 用邊代表晶體管,每一 條邊用相應(yīng)的晶體管

8、 的信號(hào)來(lái)命名; v 把PUN旋轉(zhuǎn)90度,使與 PDN形成對(duì)偶關(guān)系并 重疊在一起,標(biāo)出各節(jié) 點(diǎn) GND A B C D X p qVDDX m 2021/3/1120 EulerEuler路徑的識(shí)別路徑的識(shí)別( (三三) ) v 識(shí)別PDN的Euler路 徑，得到晶體管邊的 順序 v 按照相同的晶體管邊 的順序，識(shí)別PUN 的Euler路徑，如果 能找到相同的順序， 則版圖可以用平行柵 結(jié)構(gòu)來(lái)實(shí)現(xiàn) v Euler路徑不是唯一 的，可以有許多不同 的解 GND A B C D X p qX m VDD PDN的Euler順 序是ABCD，并 且頂點(diǎn)的順序是 GND-p-X- q-GND 可以按一

9、致的Euler 順序ABCD描出 PUN，頂點(diǎn)順序是 m-X-m-VDD- m 2021/3/1121 根據(jù)Euler路徑畫(huà)出版圖 v 根據(jù)Euler順序確定 柵的排列順序 ABCD,畫(huà)出4條平 行柵， v 畫(huà)出電源VDD和 GND，畫(huà)出P擴(kuò)散 區(qū)和N擴(kuò)散區(qū) v 根據(jù)節(jié)點(diǎn)順序，用 金屬導(dǎo)線連接起各 擴(kuò)散區(qū) X ABCD VDD GND PDN順序: GND -(A)- p - (B)- X - (C)- q - (D)- GND PUN順序: m -(A)- X -(B)- m -(C)- VDD -(D)- m 2021/3/1122 練習(xí)練習(xí):OAI22 Euler:OAI22 Euler

10、路徑路徑 C AB X = !(A+B)(C+D) B A D C D VDD X X GND AB C PUN PDN D A B C D 2021/3/1123 OAI22 的版圖 BAD VDD GND C X q有時(shí)候有時(shí)候,某些表達(dá)式?jīng)]有一致的某些表達(dá)式?jīng)]有一致的Euler路徑路徑, q比如比如: x = !(a + bc + de) q但是但是x = !(bc + a + de) 可以有一致的可以有一致的Euler路徑路徑 2021/3/1124 XNOR/XOR 的實(shí)現(xiàn) A B A B A B A B XNORXOR A B A B A B A B q嘗試用stick示意圖畫(huà)一下

11、版圖的實(shí)現(xiàn)結(jié)構(gòu) q每一種結(jié)構(gòu)需要幾個(gè)晶體管? 2021/3/1125 靜態(tài)靜態(tài)CMOS的開(kāi)關(guān)模型的開(kāi)關(guān)模型 A Req A Rp A Rp A Rn CL A CL B Rn A Rp B Rp A Rn Cint B Rp A Rp A Rn B Rn CL Cint NAND2 INV NOR2 2021/3/1126 復(fù)合門(mén)的VTC特性:與輸入有關(guān) A B F= A B AB M1 M2 M3M4 Cint VGS1 = VB VGS2 = VA VDS1 0.5/0.25 NMOS 0.75 /0.25 PMOS q由于體效應(yīng)的關(guān)系,M2比M1的閾值電壓高 qVTn2 = VTn0 +

12、 (|2F| + Vint) - |2F|) qVTn1 = VTn0 D D S S weaker PUN 2021/3/1127 輸入對(duì)延時(shí)的影響 v 低至高過(guò)渡 兩個(gè)輸入均變?yōu)榈蜁r(shí) 延時(shí)為0.69*Rp/2*CL 個(gè)輸入變?yōu)榈蜁r(shí) 延時(shí)為0.69*Rp*CL v 高至低過(guò)渡 兩個(gè)輸入同時(shí)變?yōu)楦?延時(shí)為0.69*2Rn*CL CL B Rn A Rp B Rp A Rn Cint 2021/3/1128 電路仿真的結(jié)果 A=B=10 A=1, B=10 A=1 0, B=1 time ps Voltage (V) 輸入模式Delay (PSec) A=B=0167 A=1, B=0164 A

13、= 01, B=161 A=B=1045 A=1, B=1080 A= 10, B=181 NMOS = 0.5m/0.25 m PMOS = 0.75m/0.25 m CL = 100 fF 2021/3/1129 確定晶體管尺寸（Transistor Sizing） CL B Rn A Rp B Rp A Rn Cint B Rp A Rp A Rn B Rn CL Cint 2 2 22 1 1 4 4 因?yàn)镻MOS器件的遷移率比NMOS遷移率低，所以盡可 能避免PMOS器件堆疊，實(shí)現(xiàn)一般邏輯時(shí)，利用NAND 比NOR實(shí)現(xiàn)更好 2021/3/1130 復(fù)合門(mén)晶體管尺寸的計(jì)算復(fù)合門(mén)晶體管尺

14、寸的計(jì)算 OUT = D + A (B + C) D A BC D A B C 1 2 22 4 4 8 8 6 3 6 6 2021/3/1131 關(guān)于扇入的考慮關(guān)于扇入的考慮 DCBA D C B A CL C3 C2 C1 分布式RC延時(shí)模型 (Elmore delay) tpHL = 0.69 Reqn(C1+2C2+3C3+4CL) 傳播延時(shí)在最壞情況下與扇入數(shù)的 平方成正比，因此延時(shí)迅速加大。 接近輸出端處的電容影響較大 2021/3/1132 NAND門(mén)的tp是Fan-In的函數(shù) tpLH tp (psec) fan-in 扇入數(shù)大于4 的時(shí)候，延 時(shí)劇烈增加 ，因此必須 避免

15、tpHL quadratic linear tp 2021/3/1133 幾種門(mén)的tp與Fan-Out的關(guān)系 tpNOR2 tp (psec) 等效fan-out 所有的門(mén)都 具有相同的 驅(qū)動(dòng)電流。 tpNAND2 tpINV 斜率與“驅(qū)動(dòng) 強(qiáng)度”有關(guān) 2021/3/1134 t tp p as a Function of Fan-In and Fan-Out as a Function of Fan-In and Fan-Out v Fan-in: quadratic due to increasing resistance and capacitance v Fan-out: each a

16、dditional fan-out gate adds two gate capacitances to CL tp = a1FI + a2FI2 + a3FO 2021/3/1135 高速大扇入復(fù)合門(mén)的設(shè)計(jì)技巧（一）高速大扇入復(fù)合門(mén)的設(shè)計(jì)技巧（一） v 調(diào)整晶體管尺寸 只有當(dāng)負(fù)載以fan-out電容為主時(shí)，才有效果。 v 逐級(jí)加大晶體管尺寸 InN CL C3 C2 C1 In1 In2 In3 M1 M2 M3 MN M1 M2 M3 MN (距輸出越近，晶體管尺寸 越小) 大約能減小20%的延時(shí); 但版圖 設(shè)計(jì)時(shí)比較困難，有時(shí)不得不 拉開(kāi)晶體管的距離，使內(nèi)部電 容增加，會(huì)抵消掉調(diào)整尺寸所

17、 得 2021/3/1136 高速大扇入復(fù)合門(mén)的設(shè)計(jì)技巧（二）高速大扇入復(fù)合門(mén)的設(shè)計(jì)技巧（二） v 重排晶體管的順序,關(guān)鍵路徑靠近輸出端 C2 C1 In1 In2 In3 M1 M2 M3CL C2 C1 In3 In2 In1 M1 M2 M3CL critical pathcritical path charged 1 01 charged charged 1 延時(shí)由 CL, C1 and C2全部放電 時(shí)間決定 延時(shí)僅由 CL放電時(shí)間決定 1 1 01 charged discharged discharged 2021/3/1137 高速大扇入復(fù)合門(mén)的設(shè)計(jì)技巧（三）高速大扇入復(fù)合門(mén)的

18、設(shè)計(jì)技巧（三） v 重構(gòu)邏輯結(jié)構(gòu) F = ABCDEFGH 2021/3/1138 高速大扇入復(fù)合門(mén)的設(shè)計(jì)技巧（四）高速大扇入復(fù)合門(mén)的設(shè)計(jì)技巧（四） v 在輸出端與負(fù)載之間插入緩沖鏈 CL CL 2021/3/1139 高速大扇入復(fù)合門(mén)的設(shè)計(jì)技巧（四）高速大扇入復(fù)合門(mén)的設(shè)計(jì)技巧（四） v 減小電壓擺幅 延時(shí)可以線性減小 同時(shí)能降低功耗 v 但是下一級(jí)的門(mén)延時(shí)會(huì)更慢 v 在接收端使用敏感量放大器 來(lái)恢復(fù)電平（常用于存儲(chǔ)器 設(shè)計(jì)中）。 tpHL = 0.69 (3/4 (CL VDD)/ IDSATn ) = 0.69 (3/4 (CL Vswing)/ IDSATn ) 2021/3/1140

19、Buffer ExampleBuffer Example N i iii fgpDelay 1 For given N: Ci+1/Ci = Ci/Ci-1 To find N: Ci+1/Ci 4 How to generalize this to any logic path? CL InOut 12N (in units of tinv) 2021/3/1141 邏輯努力(Logical Effort) / 11 0 00 fgptt f t C C tDelay pp p g ext p 反相器 tp 本征延時(shí) g 邏輯努力 (kRunitCunit) f 等效扇出，定義為外部負(fù)載與輸

20、入電容的比 p _ 復(fù)合門(mén)與反相器的本征延時(shí)的比值 對(duì)反相器而言: ginv =1, pinv = 1 Divide everything by tinv (每一個(gè)都按反相器的延時(shí) tinv作單位來(lái)測(cè)量) g = 1，自載系數(shù). 2021/3/1142 邏輯門(mén)的延時(shí)邏輯門(mén)的延時(shí) 邏輯門(mén)延的時(shí): d = h + p effort 延時(shí)本征延時(shí) Effort delay: h = g f logical effort等效扇出 Logical effort 表示一個(gè)門(mén)與一個(gè)反相器提供相同的輸出電流時(shí)它所表 現(xiàn)的輸入電容比標(biāo)準(zhǔn)反相器尺寸大的程度，與結(jié)構(gòu)和尺寸均有關(guān) 等效扇出（electrical ef

21、fort）是負(fù)載門(mén)的尺寸的函數(shù) 2021/3/1143 部分門(mén)的部分門(mén)的Logical EffortLogical Effort g = 1g = 4/3g = 5/3 B A AB F VD D VD D AB A B F VD D A A F 1 222 2 2 11 4 4 Inverte r2-input N A N D2-input N O R 2021/3/1144 部分門(mén)的部分門(mén)的Logical EffortLogical Effort From Sutherland, Sproull 2021/3/1145 Logical Effort of GatesLogical Effo

22、rt of Gates 扇出 (h) 歸一化的延時(shí) (d) t 1 23 4 5 6 7 pINV tpNAND F(Fan-in) g = 1 p = 1 d = h+1 g = 4/3 p = 2 d = (4/3)h+2 2021/3/1146 Logical Effort of GatesLogical Effort of Gates Intrins i c Delay Effort Delay 12345 Fanoutf 1 2 3 4 5 Inve rt e r :g = 1 ; p = 1 2-in p u t N A N D :g = 4 / 3 ;p = 2 Normali

23、z e d D el ay 2021/3/1147 邏輯門(mén)的分支努力邏輯門(mén)的分支努力(Branching Effort)(Branching Effort) 2021/3/1148 邏輯門(mén)的門(mén)努力邏輯門(mén)的門(mén)努力(Gate Effort)(Gate Effort) 路徑分支努力B 門(mén)努力h (Gate effort) 路徑邏輯努力G (path logical effort) 總路徑努力HGFBfghH gG fgh bB ii N i N i N i N 11 1 1 2021/3/1149 多級(jí)電路多級(jí)電路 2021/3/1150 舉例舉例 ： 8-input AND8-input AND

24、2021/3/1151 邏輯努力的計(jì)算方法 v 計(jì)算總路徑努力: H = GBF v 找到最優(yōu)的級(jí)數(shù) N log4F v 計(jì)算每一級(jí)的邏輯努力 f = F1/N v 根據(jù)級(jí)數(shù)計(jì)算每一級(jí)的路徑 v 用以下公式計(jì)算每一級(jí)的扇入和扇出: Cin = Cout*g/f Reference: Sutherland, Sproull, Harris, “Logical Effort, Morgan-Kaufmann 1999. 2021/3/1152 Example:Example:優(yōu)化路徑優(yōu)化路徑 Effective fanout, F = G = H = h = a = b = 1 a bc 5 g

25、= 1 f = a g = 5/3 f = b/a g = 5/3 f = c/b g = 1 f = 5/c 2021/3/1153 Example:Example:優(yōu)化路徑優(yōu)化路徑 1 a bc 5 g = 1 f = a g = 5/3 f = b/a g = 5/3 f = c/b g = 1 f = 5/c Effective fanout, F = 5 G = 25/9 H = 125/9 = 13.9 h = 1.93 a = 1.93 b = ha/g2 = 2.23 c = hb/g3 = 5g4/f = 2.59 2021/3/1154 Example: Optimize

26、PathExample: Optimize Path 1 a b c 5 Effective fanout, H = 5 G = 25/9 F = 125/9 = 13.9 f = 1.93 a = 1.93 b = fa/g2 = 2.23 c = fb/g3 = 5g4/f = 2.59 g1 = 1g2 = 5/3g3 = 5/3 g4 = 1 2021/3/1155 關(guān)于關(guān)于logical effortlogical effort總結(jié)總結(jié) 2021/3/1156 有比邏輯有比邏輯 目的: 與互補(bǔ)CMOS相比可以減少器件的數(shù)目 2021/3/1157 有比邏輯有比邏輯 VDD VSS P

27、DN In1 In2 In3 F RL Load Resistive 共N 個(gè)晶體管+ 負(fù)載 VOH = VDD VOL = RPN RPN + RL 不對(duì)稱(chēng)響應(yīng) 有靜態(tài)功耗 tpL= 0.69 RLCL 2021/3/1158 有源負(fù)載有源負(fù)載 VDD VSS In1 In2 In3 F VDD VSS PDN In1 In2 In3 F VSS PDN Depletion Load PMOS Load depletion load NMOSpseudo-NMOS VT 0 2021/3/1159 偽偽NMOS邏輯邏輯 VDD ABCD F CL VOH = VDD (similar to

28、complementary CMOS) knVDDVTn VOL VOL 2 2 - kp 2 - VDDVTp 2 = VOLVDDVT 1 1 kp kn -(assuming that VTVTnVTp)= SMALLER AREA & LOAD BUT STATIC POWER DISSIPATION! 較小的面積和（對(duì)驅(qū)動(dòng)器的）負(fù)載效應(yīng)，但有靜態(tài)功耗 類(lèi)似于互補(bǔ)CMOS 2021/3/1160 偽偽NMOSNMOS的的VTCVTC 0.00.51.01.52.02.5 0.0 0.5 1.0 1.5 2.0 2.5 3.0 Vin V Vout V W/Lp = 4 W/Lp = 2

29、 W/Lp = 1 W/Lp = 0.25 W/Lp = 0.5 在性能、功耗噪聲容限之間綜合考慮 2021/3/1161 偽PMOSPMOS邏輯 2021/3/1162 差分級(jí)聯(lián)電壓開(kāi)關(guān)邏輯差分級(jí)聯(lián)電壓開(kāi)關(guān)邏輯 VDD VSS PDN1 Out VDD VSS PDN2 Out A A B B M1M2 Differential Cascode Voltage Switch Logic (DCVSL) 2021/3/1163 DCVSLDCVSL特點(diǎn)特點(diǎn) n靜態(tài)邏輯：互補(bǔ)NMOS下拉管，交叉連接PMOS 上拉管 n負(fù)載：僅一個(gè)PMOS管，具有偽NMOS 優(yōu)點(diǎn) n差分型：同時(shí)要求正反輸入，面積

30、大，但在要求 互補(bǔ)輸出或兩個(gè)下拉網(wǎng)絡(luò)能共享時(shí)比較有利 nDCVSL比通常的CMOS邏輯慢（因Latch 反饋?zhàn)?用有滯后現(xiàn)象，但在特定情況下很快，例如存儲(chǔ)器 糾錯(cuò)邏輯的XOR 門(mén)） n無(wú)靜態(tài)功耗，但有較大的翻轉(zhuǎn)過(guò)渡（Cross-over） 電流 2021/3/1164 DCVSL Example B AA B BB Out Out XOR-NXOR gate 2021/3/1165 DCVSL DCVSL 的瞬態(tài)響應(yīng)的瞬態(tài)響應(yīng) 00.20.40.60.81.0 -0.5 0.5 1.5 2.5 Time ns Voltage V A B A B A,B A,B 2021/3/1166 傳輸管邏

31、輯傳輸管邏輯 v 傳輸管邏輯實(shí)現(xiàn)的AND門(mén)，需要較少的晶體管實(shí)現(xiàn)給定的 功能 B B A F = AB 0 2021/3/1167 N N型器件充電一個(gè)節(jié)點(diǎn)的響應(yīng)型器件充電一個(gè)節(jié)點(diǎn)的響應(yīng) VDD In Out x 0.5m/0.25m 0.5m/0.25m 1.5m/0.25m 00.511.52 0.0 1.0 2.0 3.0 Time ns Voltage V x Out In 2021/3/1168 NMOSNMOS開(kāi)關(guān)開(kāi)關(guān) A = 2.5 V B C = 2.5 V CL A = 2.5 V C = 2.5 V B M2 M1 Mn 閾值電壓損失引起下一級(jí)邏輯門(mén)的靜態(tài)功耗 VB并不上拉

32、至2.5V, 而是2.5V - VTN NMOS的閾值由于體效應(yīng)而變高 2021/3/1169 NMOSNMOS開(kāi)關(guān)解決方法開(kāi)關(guān)解決方法1 :1 :電平恢復(fù)晶體管電平恢復(fù)晶體管 M2 M1 Mn Mr Out A B VDD VDD Level Restorer X 優(yōu)點(diǎn): X 處（高）電平恢復(fù)至全擺幅 缺點(diǎn)：恢復(fù)晶體管附加了電容，在X 處取電流 有比（邏輯）問(wèn)題，關(guān)斷時(shí)有競(jìng)爭(zhēng) 2021/3/1170 電平恢復(fù)晶體管尺寸的確定電平恢復(fù)晶體管尺寸的確定 0100200300400500 0.0 1.0 2.0 W/Lr =1.0/0.25 W/Lr =1.25/0.25 W/Lr =1.50/0.25 W/Lr =1.75/0.25 Voltage V Time ps 3.0 電平恢復(fù)晶體管尺寸的上限 注意傳輸晶體管下拉電路可能 會(huì)有幾個(gè)晶體管堆疊在一起 2021/3/1171 辦法辦法2 2：采用零閾值管消除閾值損失：采用零閾值管消除閾值損失 Out VDD VDD