電子工程師面試常被問到的問題

1、電子匚程師面試常被問到的問題模擬電路1、基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子）基爾霍夫電流定律是一個電荷守恒定律，即在一個電路中流入一個節(jié) 點的電荷與流岀同一個節(jié)點的電荷相等.基爾霍夫電壓定律是一個能量守恒定律，即在一個回路中回路電壓之和為零.2、平板電容公式（C= e S/4 Ji kd） o （未知）3、最基本的如三極管曲線特性。（未知）4、描述反饋電路的概念，列舉他們的應用。（仕蘭微電子）5、負反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流 并聯(lián)反饋）；負反饋的優(yōu)點（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展放大器的通頻帶，自動調(diào)

2、節(jié)作用）（未知）6、放大電路的頻率補償?shù)哪康氖鞘裁矗心男┓椒?？（仕蘭微電子）電子工程師面試常被問到的問題7、頻率響應，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個方法。（未知）8、給岀一個查分運放，如何相位補償,并畫補償后的波特圖。（凹凸）9、基本放大電路種類（電壓放大器，電流放大器，互導放大器和互阻 放大器），優(yōu)缺點,特別是廣泛采用差分結構的原因。（未知）10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。（未知）11、畫差放的兩個輸入管。（凹凸）12、畫出由運放構成加法、減法、微分、積分運算的電路原理圖。并 畫出一個晶體管級的運放電路。（仕蘭微電子）13、用運算放大器組

3、成一個10倍的放大器。（未知）14、給出一個簡單電路，讓你分析輸出電壓的特性（就是個積分電路）， 并求輸出端某點的rise/fall時間。（Infineon筆試試題）電子工程師面試常被問到的問題15、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸岀電壓 分別為C上電壓和R上電壓,要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波 器，何為低通濾波器。當RCT時，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。（未知）16、有源濾波器和無源濾波器的原理與區(qū)別？（新太硬件）17、有一時域信號 S=VOsin（2pifOt） +Vlcos （2pifIt） +2sin（2pif3t+90）

4、,當其通過低通、帶通、高通濾波器后的信號表示方式。（未知）18、選擇電阻時要考慮什么？（東信筆試題）19、在CMOS電路中，要有一個單管作為開關管精確傳遞模擬低電平, 這個單管你會用P管還是N管，為什么？（仕蘭微電子）20給岀多個mos管組成的電路求5個點的電壓。（Infineon筆試試 題）電子工程師面試常被問到的問題21、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請畫出你知道的 線路結構，簡單描述其優(yōu)缺點。（仕蘭微電子）22、畫電流偏置的產(chǎn)生電路，并解釋。（凹凸）23、史密斯特電路，求回差電壓。（華為而試題）24、晶體振蕩器，好像是給出振蕩頻率讓你求周期（應該是單片機的，12分之一周期.）

5、（華為面試題）25、LC正弦波振蕩器有哪幾種三點式振蕩電路，分別畫出其原理圖。（仕蘭微電子）26、VCO是什么，什么參數(shù)（壓控振蕩器?）（華為而試題）27、鎖相環(huán)有哪幾部分組成？（仕蘭微電子）28、鎖相環(huán)電路組成，振蕩器（比如用D觸發(fā)器如何搭）。（未知）29、求鎖相環(huán)的輸出頻率，給了一個鎖相環(huán)的結構圖。（未知）30、如果公司做高頻電子的，可能還要RF知識，調(diào)頻，鑒頻鑒相之類, 不一一列舉。（未電子匚程師面試常被問到的問題知）31、一電源和一段傳輸線相連（長度為L,傳輸時間為T）,畫岀終端 處波形，考慮傳輸線無損耗。給出電源電壓波形圖，要求繪制終端波形圖。（未知）32、微波電路的匹配電阻。（未知

6、）33、DAC和ADC的實現(xiàn)各有哪些方法？（仕蘭微電子）34、A/D電路組成、工作原理。（未知）35、實際工作所需要的一些技術知識（而試容易問到）。如電路的低功 耗，穩(wěn)定，高速如何做到，調(diào)運放，布版圖注意的地方等等，一般會針對簡歷上你所寫做過 的東西具體問，肯定會問得很細（所以別把什么都寫上，精通之類的詞也別用太多了）， 這個東西各個人就不一樣了，不好說什么了。（未知）數(shù)字電路電子匚程師面試常被問到的問題1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有 固定的因果關系。3、什么是線與邏輯，要

7、實現(xiàn)它，在硬件特性上有什么具體要求？（漢 王筆試）線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc 門來實現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。同時在輸岀端口應加一 個上拉電阻。4、什么是Setup和Holdup時間？（漢王筆試）5、setup和holdup時間，區(qū)別.（南山之橋）6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。 （未知）7、解釋setup和hold time violation,畫圖說明，并說明解決辦法。（威盛 VIA2003. 11.電子匚程師面試常被問到的問題06上海筆試試題)Setup/hold time是測試芯

8、片對輸入信號和時鐘信號之間的時間要 求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應提前時鐘上升沿(如上升沿有效)T時間到達芯片，這個T就是建立時間-Setup time.如不 滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才 能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。 如果hold time不夠,數(shù)據(jù)同樣不能被打入觸發(fā)器建立時間(Setup Time)和保持時間(H old time)。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是 指時鐘跳變邊沿后數(shù)據(jù)信號需要保

9、持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣7 / 44電子工程師面試常被問到的問題到數(shù)據(jù)，將會出現(xiàn)metastab訂ity的情況。如果數(shù)據(jù)信號在時鐘沿觸 發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持 時間裕量。8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎 樣消除。（仕蘭微電子）9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導致到 達該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去

10、項，二是在芯片外部加電容。10、你知道那些常用邏輯電平？ TTL與C0MS電平可以直接互連嗎？（漢 王筆試）常用邏輯電平：12V, 5V, 3. 3V； TTL和CMOS不可以直接互連，由于TTL是在0. 3-3. 6V之間,而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互 連。TTL接到CMOS需要在輸岀端口加一上拉電阻接到5V或者12Vo11、如何解決亞穩(wěn)態(tài)。（飛利浦一大唐筆試）亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平，也無法預測何時輸岀才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些

11、中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。12、IC設計中同步復位與異步復位的區(qū)別。（南山之橋）13、MOORE與MEELEY狀態(tài)機的特征。（南山之橋）14、多時域設計中，如何處理信號跨時域。（南山之橋）15、給了 reg的setup, hold時間，求中間組合邏輯的delay范圍。（飛 利浦一大唐筆試）9 / 44電子匚程師面試常被問到的問題Delay q,還有cl ock的delay,寫出決定最大時鐘的因素，同時給出表達式。（威盛VIA上海筆試試題）18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VIA上海筆試試題）19、一個四級的Mu

12、x,其中第二級信號為關鍵信號如何改善timingo（威盛上海筆試試題）20、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什 么，還問給出輸入，使得輸岀依賴于關鍵路徑。（未知）11 / 44電子工程師面試常被問到的問題21、邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā) 器有幾種（區(qū)別，優(yōu)點），全加器等等。（未知）22、卡諾圖寫岀邏輯表達使。（威盛VIA上海筆試試題）23、化簡 F（A, B, C, D） = m（l,3, 4, 5, 10, 11, 12, 13, 14, 15）的和。（威盛）24 please show the CMOS inverter schmatic

13、, layout and its cross sectionwith P-well process.Plot its transfer curve （Vout-Vin） And also explain the operationregion of PMOS and NMOS for each segment of the transfer curve?（威盛筆試題circuit design-beijing-25 To design a CMOS invertor with balance rise and fall time,please define the ration of chan

14、nel width of PMOS and NMOS and explain?26、為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子）27用mos管搭岀一個二輸入與非門。（揚智電子筆試）28、please draw the transistor level schematic of a emos 2 i nput AXD gate andexplain which input has fastet response for output rising edge. （less delay time） o （威盛筆試題 circuit design-bei jing-29畫出N

15、OT, NAND, NOR的符號，真值表，還有transistor level的電路。（Infineon筆試）30 畫出 CMOS 的圖，Ill出 tow-to-one mux gate。（威盛 VIA 上海 筆試試題）31、用一個二選一 mux和一個inv實現(xiàn)異或。（飛利浦一大唐筆試）32、畫岀Y二A*B+C的emos電路圖。（科廣試題）33、用邏輯們和emos電路實現(xiàn)ab+cdo （飛利浦一大唐筆試）34、畫岀CMOS電路的晶體管級電路圖，實現(xiàn)Y二A*B+C（D+E）。（仕蘭 微電子）35 利用 4 選 1 實現(xiàn) F（x, y, z）二xz+yz。（未知）36、給一個表達式f二xxxx+x

16、xxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化簡）O37、給出一個簡單的由多個NOT, NAND, NOR組成的原理圖，根據(jù)輸入波 形畫出各點波形。（Infineon 筆試）38、為了實現(xiàn)邏輯（A XOR B） OR （C AND D），請選用以下邏輯中的一種，并說明為什么? 1） INV 2）AXD 3） OR 4）NAND 5） NOR 6） XOR 答案：NAND（未知）39、用與非門等設計全加法器。（華為）40、給岀兩個門電路讓你分析異同。（華為）41、用簡單電路實現(xiàn)，當A為輸入時，輸出B波形為（仕蘭微電子）42、A,B,C,D,E進行投票，多數(shù)服從少數(shù)，輸岀是F （

17、也就是如果A,B,C, D,E中1的個數(shù)比015 / 44電子匚程師面試常被問到的問題多，那么F輸出為1,否則F為0）,用與非門實現(xiàn)，輸入數(shù)目沒有限 制。（未知）43、用波形表示D觸發(fā)器的功能。（揚智電子筆試）44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。（揚智電子筆試）45、用邏輯們畫岀D觸發(fā)器。（威盛VIA上海筆試試題）46、畫出DFF的結構圖，用verilog實現(xiàn)之。（威盛）47、畫出一種CMOS的D鎖存器的電路圖和版圖。（未知）48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試）49、簡述latch和flip-flop的異同。（未知）50、LATCH和DFF的概念和區(qū)別。（未知）51 latch

18、與register的區(qū)別，為什么現(xiàn)在多用register.行為級描述 中l(wèi)atch如何產(chǎn)生的。（南山之橋）52、用D觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖。（華為）53、請畫岀用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試）54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試）電子匚程師面試常被問到的問題55 How many flip-flop circuits are needed to divide by 16?（Intel） 16 分頻？56、用 filp-flop 和 logic-gate 設i 一個 1 位加法器，輸入 carryin 和 current-stage,輸出car

19、ryout 和 next-stage.（未知）57、用D觸發(fā)器做個4進制的計數(shù)。（華為）58、實現(xiàn) N 位 Johnson Counter, N=5o （南山之橋）59、用你熟悉的設計方式設計一個可預置初值的7進制循環(huán)計數(shù)器，15進制的呢？（仕蘭微電子）60、數(shù)字電路設計當然必問Ver訂og/VHDL,如設計計數(shù)器。（未知）61、BLOCKING NONBLOCKING賦值的區(qū)別。（南山之橋）62寫異步D觸發(fā)器的verilog moduleo （揚智電子筆試）module dff8（elk , reset, d, q）;input elk;電子匸程師面試常被問到的問題input reset;i

20、nput 7:0 d;output 7:0 q;reg 7:0 q；always (posedge elk or posedge reset)if (reset)q = 0;elseq = d;endmodule（漢王筆試）63用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述?module divide2 ( elk , clk_o, reset);input elk , reset;output clk_o;wire in;電子匸程師面試常被問到的問題reg out ;always ( posedge elk or posedge reset) if ( reset) out = 0;elseou

21、t = in;assign in 二、out;assign clk_o = out;endmodule64、可編程邏輯器件在現(xiàn)代電子設計中越來越重要，請問：a）你所知道的可編程邏輯器件有哪些？ b）試用VHDL或VERILOG.ABLE描述8位D觸發(fā)器邏輯。（漢王筆試）PAL, PLD, CPLD, FPGAomodule dff8(elk , reset, d, q);input elk;電子匸程師面試常被問到的問題input reset;input d;output q;reg q；always （posedge elk or posedge reset）if （reset）q = 0;e

22、lseq What is preemption? (Intel)35 What is the state of a process if a resource is not avai lable? (Intel)36 三個 float a, b, c;問值(a+b) +c= (b+a) +c,(a+b)+c= (a+c)+bo (Intel)37把一個鏈表反向填空。(lucent)38、xr+a*x3+x2+c*x+d 最少需要做幾次乘法？ (Dephi)主觀題電子工程師面試常被問到的問題1、你認為你從事研發(fā)工作有哪些特點？（仕蘭微面試題目）2、說出你的最大弱點與改進方法。（威盛VIA上海筆試

23、試題）3、說出你的理想。說出你想達到的目標。題目是英文出的，要用英文回答。（威盛VIA上海筆試試題）4、我們將研發(fā)人員分為若干研究方向，對協(xié)議和算法理解（主要應用 在網(wǎng)絡通信、圖象語音壓縮方面）、電子系統(tǒng)方案的研究、用MCU、DSP編程實現(xiàn)電路功 能、用ASIC設計技術設計電路（包括MCU、DSP本身）、電路功能模塊設計（包括模擬電路和數(shù)字電路）、集成電路后端設計（主要是指綜合與自動布局布線技術）、集成電路設 計與工藝接口的研究.你希望從事哪方而的研究？（可以選擇多個方向。另外，己經(jīng)從事過相關研發(fā)的人員可以詳細描述你的研發(fā)經(jīng)歷）。（仕蘭微面試題目）電子匚程師面試常被問到的問題5、請談談對一個系統(tǒng)設計的總體思路。針對這個思路，你覺得應該具 備哪些方面的知識?（仕蘭微面試題目）6、設想你將設計完成一個電子電路方案。請簡述用EDA軟件（如PROTEL）進行設計（包扌舌原理圖和PCB圖）到調(diào)試岀樣機的整個過程。在各環(huán)節(jié)應注意哪些問題？電源的穩(wěn)定，電容