畢業(yè)設計（論文）基于EDA技術下的數字頻率計的設計

1、河南工程學院畢業(yè)設計（論文） 基于 eda 技術下的數字頻率計的設計 學生姓名 曉 系 ( 部) 電 子 信 息 工 程 系 系 專 業(yè) 應 用 電 子 技 術 指導教師 2008 年 04 月 20 日 河南工程學院畢業(yè)設計（或論文） i 摘摘 要要 傳統(tǒng)的設計方法來設計數字頻率計，只能把具有固定功能的元器件像搭積木一樣來進行 設計，這樣使用的元器件比較多，而且電路實物相當復雜。而本文則是采用現代電子技術中 “自頂向下”的設計方法。借助于 eda 軟件中 altera 公司開發(fā)的 max+plus 2 設計軟件來實 現數字頻率計數器的主電路及限幅整形電路，時基電路，數碼管譯碼電路，電源等電路

2、的設計。 使用 eda 工具進行設計,可以在不改變硬件電路的基礎上，對系統(tǒng)進行改進，還可以進一步提 高系統(tǒng)的性能。由于 eda 技術是借助于計算機設計和可編程邏輯器件等條件下而進行的高 端設計，所以逐漸成為電子系統(tǒng)設計者的主流。本文的數字頻率計數器是直接用十進制數字 來顯示被測信號頻率的一種測量裝置。它不僅可以測量正弦波、方波、三角波、尖脈沖信號和 其它具有周期特性的信號的頻率，而且還可以測量它們的周期。所以設計每一個環(huán)節(jié)都比較 直觀簡單，特別是可以從原理圖輸入和語言輸入方式中看出。由于該電路經 ewb 仿真軟件的 測試，足以證明利用 eda 技術來設計數字頻率計數器是數字設計系統(tǒng)中較理想的一

3、種。因為 用 eda 技術設計的數字頻率計具有高速、精確、可靠、抗干擾性強和現場可編程等優(yōu)點。所 以本文貫穿于 eda 設計軟件來進行數字頻率計數器的設計。 關鍵詞關鍵詞： 數字頻率計 eda可編程器件原理圖輸入語言輸入 河南工程學院畢業(yè)設計（或論文） ii abstract the traditional design approach to designing digital frequency dollars, only to have a fixed function of the same components as da jimu to design, the use of suc

4、h components more, but a complex circuit in kind. the paper is the use of modern electronic technology in the top-down design. with eda software developed by altera max + plus 2 design software to achieve digital frequency counter the main circuit and limiting plastic circuit, time-base circuit, the

5、 decoding of digital circuits, power and other circuit design. the use of eda tools to design, you can not change the hardware circuit on the basis of improving the system, can further improve system performance. as eda design technology is through the use of computers and programmable logic devices

6、, and other conditions under which the high-end design, it has gradually become the mainstream of the electronic system designers. this paper is a direct digital frequency counter with decimal figures to show that the measured frequency signal a measuring device. it not only can measure the sine wav

7、e, square, triangular wave, a sharp pulse and other characteristics of a cycle of the frequency signal, but can also measure their cycle. therefore, every step of the design are relatively simple intuitive, especially from the principle of input and language input in that way. as the circuit by ewb

8、test simulation software, as evidenced by eda technologies to design digital frequency counter is a digital design system in a more satisfactory. eda design technology used because the number of frequency of a high-speed, accurate, reliable and strong anti-interference and field-programmable advanta

9、ges. therefore, this paper through the eda design software for the design of digital frequency counter. key words: digital designedaprogrammable device the principle of importationlanguage input 河南工程學院畢業(yè)設計（或論文） iii 目 錄 前前 言言.1 第一章第一章 數字頻率計數器的設計原理數字頻率計數器的設計原理.2 第一節(jié)數字頻率計的設計方法.2 第二節(jié)數字頻率計數器的設計原理.3 第三節(jié) 數

10、字頻率計單元電路的功能.4 第二章第二章 可編程邏輯器件的內部電路分析與設計可編程邏輯器件的內部電路分析與設計.5 第一節(jié) 內部電路的總體分析.5 第二節(jié) 控制信號產生電路的設計.6 一、控制信號的說明.6 二、控制信號的邏輯描述.7 三、控制信號產生電路的符號圖.9 第三節(jié) 十進制加法計數器的設計.9 第四節(jié) 計數鎖存電路的設計.11 一、鎖存器的原理.11 二、鎖存器的語言輸入方式.11 第五節(jié)數字顯示譯碼電路的設計.12 第六節(jié) 可編程邏輯器件內部模塊的頂層原理圖及符號.13 一、可編程邏輯器件頂層原理總述.13 二、可編程邏輯器件頂層原理圖及符號.14 第三章第三章數字頻率計的外圍電路

11、及工作原理數字頻率計的外圍電路及工作原理.15 第一節(jié)輸入放大電路.15 第二節(jié) 限幅整形電路.16 一、限幅電路的原理.16 二、整形電路的原理.16 第三節(jié)時基信號產生電路.17 第四節(jié) 芯片系統(tǒng)的完成.19 結束語結束語.20 河南工程學院畢業(yè)設計（或論文） iv 參考文獻參考文獻.21 致致 謝謝.22 河南工程學院畢業(yè)設計（或論文） 1 前前 言言 本文使用的 eda 設計工具是 altera 公司的 max+plus 2 設計軟件，它是一個完全集 成化，但又獨立，易學易用的可編程邏輯器件（cpld）的設計軟件。它開放的界面，多平 臺，硬件描述語言（vhdl）等功能深受用戶喜歡。提供

12、了 fpga/cpld 的設計仿真和燒寫 環(huán)境，使 fpga 或 cpld 這些邏輯器件很好的服務于這類設計軟件。利用 eda 設計軟件可 將設計好的程序寫入相關器件，如同自行設計集成電路一樣，可節(jié)省開發(fā)的費用和時間，是 目前使用極為廣泛的 eda 開發(fā)工具之一。可編程邏輯器件（cpld）在應用時可通過 pcb 板上的可編程邏輯器件的邏輯接口，與外部實物電路配合，因而得到一定功能的系統(tǒng)電路。 這樣的系統(tǒng)電路在外部電路一定時，可以只用改變可編程邏輯器件（cpld）內部輸入的語 言程序，就可使該電路完成不同的功能，實現不同的功用。它的應用和發(fā)展不僅簡化了電路 設計，降低了成本，提高了系統(tǒng)的可靠性和

13、保密性，而且給數字系統(tǒng)的設計方法帶來了革命 性的變化。而本文設計的數字頻率計數器是借助于 eda 設計軟件下的 max+plus 2 軟件的 原理圖輸入方式和硬件描述語言輸入方式等多種輸入方式相結合的方法來完成 4 位數字頻率 計的設計。 河南工程學院畢業(yè)設計（或論文） 2 第一章 數字頻率計數器的設計原理 第一節(jié)數字頻率計的設計方法 傳統(tǒng)的數字頻率計數器的設計是建立在傳統(tǒng)的數字電路設計方法上進行的“自底向上” 的設計，這樣設計的系統(tǒng)是采用標準的集成電路，像搭積木一樣，堆積于電路板上，通過設 計電路板來完成傳統(tǒng)數字頻率計數器的設計。設計好后的數字頻率計數器所用的器件多，體 積大，所占的面積比較

14、廣，而且功能比較固定，不易對于系統(tǒng)進行改善等給使用者帶來諸多 的麻煩和不便。而本次設計的數字頻率計數器是在可編程邏輯器件（cpld）半導體器件和 eda 開發(fā)工具的基礎上，采用現代的設計方法而進行的“自頂向下”進行設計。（如下圖 1.1 所示） top-down 行 為 設 計 結 構 設 計 邏 輯 設 計 電 路 設 計 版 圖 設 計 圖 1 .1 “自頂向下“的現代電路設計方法 河南工程學院畢業(yè)設計（或論文） 3 本文設計的數字頻率計數器的基本原理是用一個頻率穩(wěn)定度極高的頻率源作為基準時 鐘，而對比測量其他信號的頻率。通常情況下首先計算出每秒鐘內待測信號的脈沖個數，此 時我們稱閘門時間

15、為 1 秒。閘門時間也可以大于或小于 1 秒。閘門時間越長，得到的頻率值 就越準確，但閘門時間越長，則每測一次頻率的間隔就越長，閘門時間越短測得頻率值刷新 就越快，但測得的精度將受影響。 對于設計一個 4 位數字頻率計數器要求測量的頻率信號范圍是 1-9999khz，由數碼顯示 電路顯示 被測量的結果，同時還要求測量值能被及時更新，于時本設計就采用了專用的 epm7128slc84-15 這種可編程邏輯器件作為設計的主體芯片，要在該芯片中實現測頻控制 信號發(fā)生電路、十進制計數器、鎖存、譯碼等電路及部分外圍輔助電路的編寫和設計。 第二節(jié)數字頻率計數器的設計原理 在計算每秒鐘內待測信號的脈沖個數時

16、，這就要求測頻控制信號發(fā)生器的計數使能信號 能產生一個 1s 脈寬的周期信號，并對頻率計的每一個計數器的使能端進行同步控制。如果 是使能信號的高電平到來時允許計數，如果是使能信號的低電平到來時停止計數，并保持鎖 定所計的數。在停止計數期間，首先要有一個鎖存信號的上升沿將計數器在前 1s 的計數值 鎖存進 16 位的鎖存器中，并由外部的 7 段譯碼器譯出并穩(wěn)定顯示。鎖存信號之后，必須有 一個清零信號對計數器進行清零，為下一秒的計數操作做充分的準備。 測頻控制信號發(fā)生器的工作時序(如圖 2.2 下圖所示)。為了產生這個時序圖，需首先建 立一個由 d 觸發(fā)器構成的二分頻器，在每次時鐘信號 clk 上

17、升沿到來時，使其值翻轉。 其中控制信號時 clk 的頻率取 1hz，而使能信號的脈寬恰好為 1s，可以用作閘門信號。 此時根據測頻時序要知道可得出鎖存信號 load 和清零信號 clr 的邏輯描述，由(下圖 2.1 所示)可知。在計數完成后，即計數使能信號在 1s 內的高電平后，得用其反相值的上跳沿產 生一個鎖存信號 lock，經過 0.5s 后 ，清零信號 clr 產生一個清零信號的上升沿。 根據上述要求首先設計出 4 位數字頻率計數器的總體框圖（如圖 2.1 所示） 河南工程學院畢業(yè)設計（或論文） 4 數 碼 顯 視 電 路 cpld 可編程邏輯器件 epm7128slc84-15 控制信

18、號產生電路 5v 電 源 電 路 時 基 電 路 輸入放大器 限 幅 整 形 電 路ui 圖 2.1 數字頻率計數器的原理框圖 clk clr cs lock 圖 2.2 測頻控制信號發(fā)生器的工作時序 第三節(jié) 數字頻率計單元電路的功能 1）5v 穩(wěn)壓電源：通過穩(wěn)壓電路給整機的電路提供可靠和穩(wěn)定的工作電壓。 河南工程學院畢業(yè)設計（或論文） 5 2）輸入放大器：顧名思義對輸入較弱的信號進行放大，對較強的信號可以抑制，使進入數 字頻率計數器的信號為正確的數字波形,避免產生不必要的錯誤來影響計數器的正常使用。 3）限幅整形電路：用以限止一些不符合要求的一些波形，它將整形后的波形作為可編程邏 輯器件(c

19、pld)芯片中十進制計數模塊的計數信號，使信號的前沿更陡峭、波形更好。 4）時基電路：這是決定頻率計數器精度的非常重要一部分。因此振蕩頻率的準確性對于本 電路是相當重要的，如果不穩(wěn)定，會造成對計數的錯誤、誤計等等造成不必要的損失。提供 準確的計數時間 t。晶振產生一個振蕩頻率穩(wěn)定的脈沖，通過分頻整形、門控雙穩(wěn)后，產生 所需寬度的基準時間 t 的脈沖，又稱閘門時間脈沖。 注意注意：分頻器一般采用計數器完成，計數器的模即為分頻比。 5）控制信號產生電路：將被測信號變換為可計數的窄脈沖，其輸出受閘門脈沖的控制?？?制信號產生電路的功能要求對時基電路送入的 8hz的 clk 信號進行十進制計數，用計數

20、器 的 4 個輸出 qd，qc，qb，qa 周期性的產生 3 個控制信號，然后分別去實現各自的控制。 6）數碼管顯示電路：將所測得的頻率數值通過譯碼顯示等操作，顯示到最終的數碼管中， 以方便用戶讀出被測的頻率值。 7）可編程邏輯器件 epm7128slc84-15：該芯片內部輸入著已經編制好的十進制計數器，16 位鎖存器等邏輯電路。測頻控制信號發(fā)生器的實物圖或源程序與 pcb 板中，可編程邏輯器 件接口對接，以實現自身的功能。 第二章 可編程邏輯器件的內部電路分析與設計 第一節(jié) 內部電路的總體分析 本系統(tǒng)采用“自頂向下“的現代電子技術設計方法，首先從系統(tǒng)級設計入手，在頂層進 行功能方框圖的劃分

21、和結構設計，分解出各種不同的子系統(tǒng),使其具有相應的功能，該設計 方法可以使設計者能夠在早期就能發(fā)現結構中的錯誤，提高設計的一次成功率。因此在本文 中采用該方法是設計數字頻率計數器是一種最佳選擇(下圖 3.1 所示)的即為可編輯邏輯器件 (cpld)根據設計要求得到的頂層系統(tǒng)的設計框圖。 河南工程學院畢業(yè)設計（或論文） 6 圖 3.1 可編程邏輯器件（cpld）頂層設計框圖 控 制 信 號 產 生 電 路 十 進 制 計 數 電 路 鎖 存 器 譯 碼 器 鎖存信號 lock clr 清零信號cs 閘門信號 clk(8hz) clkin 第二節(jié) 控制信號產生電路的設計 一、控制信號的說明 在圖

22、3.2 中對于控制信號產生電路的功能要求是外部電路產生的送入，即時基信號產生 電路送入的 8hz的 clk 信號，進行十進制計數。對于用來計數的 4 個輸出 qd，qc，qb，qa，會去周期性的產生 3 個控制信號，使其對應的去控制. 這三個控制信號是： a) 閘門信號 cs（也稱計數控制信號）：控制計數模塊的計數和停止，計數控制信號的 閘門信號 cs 的高電平部分正好是 1s，在這期間，計數模塊所計到的數值即為被測頻 率。即 cs 的低電平部分是計數模塊停止計數時間，停止計數并保持其所計的數，在 河南工程學院畢業(yè)設計（或論文） 7 停止計數期間首先需要一個鎖存信號 lock 的上升沿將計數器

23、在前 1s 的計數值鎖存 在 16 位的鎖存器中，并由外部的 7 段譯碼器，譯出并穩(wěn)定顯示。 b) 清零信號 clr：在每次計數模塊開始計數前清除模塊內原先的計數值，使其為 0，還 有鎖存信號之后，必須有一個清零信號 clr，對計數器進行清零，為下一秒的計數 操作作準備。 c) 鎖存信號 lock：當計數模塊在 1s 時間計數結束后，會產生一個送數的信號，即把 計數器送入鎖存器這樣可由外部的七段譯碼器譯碼并在數碼管里顯示。 二、控制信號的邏輯描述 基于以上 3 種控制信號的了解,來對于控制信號產生電路的描述。對于本電路易 采用 max+plus 2 中的原理圖輸入方式，設計出來的電路簡單，直觀

24、，一目了然。 而且還能對其他多種物理量進行測量。具有體積小、可靠性高、功耗低的特點。 對于 clr 信號： 當qd，qc，qb，qa=0000 時，clr=1; 對于 cs 信號： 當qd，qc，qb，qa=0001 時，cs=1; 當qd，qc，qb，qa=0010 時，cs=1; 當qd，qc，qb，qa=0011 時，cs=1; 當qd，qc，qb，qa=0100 時，cs=1; 當qd，qc，qb，qa=0101 時，cs=1; 當qd，qc，qb，qa=0110 時，cs=1; 當qd，qc，qb，qa=0111 時，cs=1; 當qd，qc，qb，qa=1000 時，cs=1; 對

25、于 lock 信號： 當qd，qc，qb，qa=1001 時，lock=1; 完成上述功能的原理圖如下圖 3.2 所示： 河南工程學院畢業(yè)設計（或論文） 8 圖 3.2 控制信號產生電路 河南工程學院畢業(yè)設計（或論文） 9 三、控制信號產生電路的符號圖 第三節(jié) 十進制加法計數器的設計 計數器以待測信號作為輸入信號，以控制信號產生電路產生的控制信號作為基準信號, 對于本系統(tǒng)用 4 塊 74160 芯片設計十進制計數控制信號的產生電路。cs 控制 74160 中的使 能輸入 ent 和 enp 端子，其中對于個位用計數控制信號 cs 同時控制 ent 和 enp 對于十 位，百位及千位，計數控制信

26、號 cs 去控制 ent 和 enp 其中的一個，另一個用前級的進位 去控制。本計數器是以十進制數去顯示的。對于本系統(tǒng)只是設計了一個簡單的 10khz 以內 信號的頻率計，如果需要測試較高頻率的信號時，則將輸出的位數增加，當然后面的鎖存器 的位數也要相應增加。當為高電平時允許計數，低電平時禁止計數。 作為頻率計數器實際的計數動作只是在從計數開始到計數結束的 10ms 期間，計數器的 輸出是在計數中慢慢的進行，很難觀察到。計數器轉移信號處于保持狀態(tài)后，對計數器復位 并采取準備下次測定的方式。計數器的復位是由取樣脈沖解除的，所以取樣脈沖就成為計數 器開始計數的信號。（如圖 3.4 所示的原理圖，如

27、圖 3.5 所示的符號圖） 圖 3.3 控制信號產生電路的符號圖 河南工程學院畢業(yè)設計（或論文） 10 圖 3.4 十進制計數電路的原理圖 河南工程學院畢業(yè)設計（或論文） 11 十進制計數電路的原理圖生的符號如下圖 3.5 所示： 第四節(jié) 計數鎖存電路的設計 一、鎖存器的原理 設置鎖存器的好處是當顯示的數據不定時,不會由于周期性的變化不斷閃爍等，鎖存器的 位數應跟計數器的位數完全一樣，當使能信號下降沿到來時，將計數器的所計的數值鎖存。 這樣，可由外部的七段譯碼器譯碼并在數碼管上顯示。 而本次的數字頻率計數器的計數鎖存功能的功能要求是： 當鎖存信號為 lock=1 時，電路的輸入出等于輸入信號；

28、 當鎖存信號為 loce=0 時，輸出保持不變實現鎖存。 二、鎖存器的語言輸入方式 實現鎖存功能的程序段如下所示： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity suocunqi is port (clk:in std_logic; dd: in std_logic_vector(3 downto 0); 圖 3.5 十進制計數電路的符號圖 河南工程學院畢業(yè)設計（或論文） 12 qq: out std_logic_vector(3 downto 0); end suocunq

29、i; architecture one of suocunqi is begin process(clk) begin if (clkevent and clk=1 )then qq=dd; end if; end process; end one; 由該鎖存器程序生成的原理圖符號如下圖 3.6 所示。 第五節(jié) 數字顯示譯碼電路的設計 數字顯示譯碼電路的作用是將前一級經過處理的各種被測量轉變?yōu)轱@示電路所能接受的 被測量信號，即完成相對應的數制的轉換以滿足下一級顯示電路的需要。 具體原理圖如下圖 3.7 所示： 圖 3.6 計數鎖存電路的符號圖 河南工程學院畢業(yè)設計（或論文） 13 其原理圖生成

30、的符號如下圖 3.8 所示： 第六節(jié) 可編程邏輯器件內部模塊的頂層原理圖及符號 一、可編程邏輯器件頂層原理總述 以上幾節(jié)為可編程邏輯器件內部用基本邏輯模塊，有的模塊用的是原理圖輸入方式，有 的用的是語言輸入方式-硬件描述語言（vhdl），各個電路模塊的輸入方式不盡相同，但 有的單元電路設計完成后，需要生成對應的電路符號，然后用比較直觀的原理圖輸入方式將 圖 3.7 數字顯視譯碼電路的設計 圖 3.8 數字顯視譯碼電路的設計符號圖 河南工程學院畢業(yè)設計（或論文） 14 各個模塊單元的電路符號依照原理框圖所示，重新組合成新的可編程邏輯器件（cpld）內 部模塊電路即新的電路原理圖。 二、可編程邏輯

31、器件頂層原理圖及符號 如下圖所示，然后再生成新的內部模塊符號， 圖 3.9cpld 內部模塊設計的頂層原理圖 河南工程學院畢業(yè)設計（或論文） 15 （如圖 3.9 可編程邏輯器件的（ cpld）內部模塊設計的頂層原理圖和可編程邏輯器件的 （ cpld）內部模塊設計的頂層符號圖所示）。 第三章數字頻率計的外圍電路及工作原理 第一節(jié)輸入放大電路 由于進入頻率計數器的信號不僅限于數字波形。因此真正的頻率計數器的輸入部分 是由寬帶放大器和比較器構成的。這里為了簡單起來使用特殊部件為目標，所以利用反 相 ic 作為放大器。這里的 cmos 反相器沒有多么的復雜，只是給出了 cmos 反相器的 輸入，輸出

32、分別連接適當的電阻就可以作為放大器工作。這里利用 74hc1104 作為放大 器。比較器同樣使用原封不動地使用 74hc1104 反相器。 具體如下圖 4.1 所示。 圖 3.10 cpld 內部模塊設計的頂層符號圖 c * g1 * g2 * r? res2 r1 1m gnd0 r? res2 入4.1入入入入入入入入入入入入 ui in 入入入 13 12 1110 74hc04 河南工程學院畢業(yè)設計（或論文） 16 第二節(jié) 限幅整形電路 一、限幅電路的原理 我們知道在數字頻率計數器輸入的波形中有的信號比較弱，而又有的信號則比較強，那 么這樣的信號一旦輸入數字頻率計數器內，肯定會影響著我

33、們的讀數要么有的超出范圍，要 么則達不到要求，那么有的則要求過剩。這樣就需要加入限幅整形電路，配上前面的輸入放 大器就可以合理的調整輸出的信號的波形，使它們的波形更規(guī)范，更趁于標準化。這樣才能 去滿足用戶的需求。 對于限幅整形電路我們知道，這種電路實現的方法比較的多，對于本文則采用施密特觸 發(fā)器。因為電壓比較器雖然電路結構簡單，靈敏度高，但是它存在著兩個問題：一是輸出電 壓轉換時間受運算放大器壓擺率限制，使得高頻脈沖邊緣不夠陡峭，二是抗干擾能力差，輸 入電壓在傳輸過程中受到干擾或噪聲影響后在門檻電壓附近上下波動，輸出狀態(tài)可能隨之翻 轉，容易形成錯誤的判斷，尤其在靈敏度很高的情況下，輸出的電壓會

34、反復地從一個電平跳 到別一個電平，這樣不僅不能保證正確的輸出，甚至對后級電路產生嚴重的影響，對于這一 問題本電路的設計采用的是施密特觸發(fā)器。 施密特觸發(fā)器是一種抗干擾能力強，對干擾有抑制能力，有滯回特性的比較器，施密特 觸發(fā)器通過在比較器中引入正反饋，產生了 2 個門檻電壓，從而獲得正確，穩(wěn)定的輸出電壓， 還有施密特觸發(fā)器之所以有較強的抗干擾能力，正是由于回差電壓的存在。在當輸入電壓受 到干擾時，只要變化幅度小于回差輸出電壓就保持穩(wěn)定，不會受到影響。但回差的存在使靈 敏度降低。 二、整形電路的原理 在本次的電路設中，由 g1-g2 組成的電路是 2 級施密特電路，對輸入的信號進行整 形。而本次

35、電路中采用 2 級整形電路既二級施密特,電路原因是一級施密特整形后輸出的信 號作為可編程邏輯器件（cpld）芯片中，十進制計數模塊的計數信號時，其前沿陡峭度不 夠，而出現不穩(wěn)定的現象。 這里二級施密特電路前面的 2 個 5k 的電阻是給該電路供電的偏置電阻，給予這樣的偏 置以后，對 ui 的幅值要求可下降到： =uipput+ut- 河南工程學院畢業(yè)設計（或論文） 17 =10k/200k5v=0.25v, 即可。 而對于那兩個二極管就是前面的限幅電路，這里還是 vd1 和 vd2 來作為限幅的，當然 這樣肯定起到了一定的保護作用。（限幅整形電路如下圖所示 4.2 所示） 第三節(jié) 時基信號產生

36、電路 我們這里所說的時基信號產生電路就是一個產生標準信號源的振蕩信號。因為這里要產 生一個標準的振蕩信號，即標準的比較信號，而去送給后級。在沒有外加信號的條件下，振 蕩電路能將直流電源提供的能量轉換為具有一定頻率，一定波形和一定振幅的交變信號輸出。 因為振蕩的種類比較多，所以我們要選擇合適的振蕩也是至關重要的，而本設計采用了具有 晶振頻率高，穩(wěn)定，特性良好的固定晶體振蕩器，因為石英晶體是一種各向異性的結晶體， 它是硅石的一種，當芯片兩邊加上交變的電壓時正負壓電效應互為因果關系。當 123456 a b c d 654321 d c b a title numberrevisionsize b

37、date:12-apr-2008sheet of file:d:shihongxiao.ddbdrawn by: c g1 g2 r5 5k 5k 1m ui in g3 g4 d2 r1 d1 200k r7 r2 10k r6 10k 200k r8 vcc gnd clk in 圖 4.2 限幅整形電路的設計 河南工程學院畢業(yè)設計（或論文） 18 123456 a b c d 654321 d c b a title numberrevisionsize b date:12-apr-2008sheet of file:d:shihongxiao.ddbdrawn by: r? res2

38、r? res2 r? res2 r? res2 r? res2 y? crystal d 2 q 5 q 6 clk 3 41 pre clr u?a 74f74 d 2 q 5 q 6 clk 3 41 pre clr u?a 74f74 u? 74f74 u? 74f74 外加交流電壓的頻率等于芯片的固有振動頻率時，芯片的振動幅最大。所以本次設計是用一 個固定頻率為 32768hz 的晶振來使用，它與合理的電阻，電容，相互配合會產生比較穩(wěn)定 的頻率。該電路以非門 g1 為核心，用 32768hz 的晶振加上 100m 的電阻分別并聯兩個 50pf 的電容器，來產生標準穩(wěn)定的 32768hz

39、 的信號。該信號經過 11 級分頻后從 q11 輸出 8hz 的信號，作為 clk_8hz 的信號。我們知道觸發(fā)器具有分頻的作用，而本設計采用由 d 觸發(fā)器組成的 t觸發(fā)器來實現的。該電路可用 cd4060 來完成。具體（如圖 4.3 所示） 圖 4.3 時基信號產生電路 河南工程學院畢業(yè)設計（或論文） 19 第四節(jié) 芯片系統(tǒng)的完成 在各個單元電路設計完成后，建立相應的電路符號，在原理圖輸入方式下，將各單元電 路符號按圖 2.1 所示數字頻率計數器的原理框圖的邏輯關系進行連接，通過保存、編譯，確 認正確無誤后完成可編程邏輯器件（cpld）內部電路的設計，最終頻率計設計芯片完成設 計。將設計項目下載至芯片 epm7128sl84-15 中，完成數字電路功能，還要進行項目處理， 包括器件選擇，管腳鎖定，編程下載等工作。 河南工程學院畢業(yè)設計（或論文） 20 結束語 本文介紹了使用 cpld 器件設計數字頻率計的方法， cpld 器件內部采用自頂向下的設 計方法：首先定義好系統(tǒng)高層次的功能，然后按照要求對系統(tǒng)進行分解，分解出的每個子系 統(tǒng)具有相應的功能，對這些子系統(tǒng)仍然可以繼續(xù)分解，直到分解為許多基本邏輯模塊，從頂 層到底層的設計層次清楚。底層各功能模塊采用