[畢業(yè)設(shè)計 論文 精品]基于CPLD的變頻器故障保護和顯示電路

1、基于cpld的變頻器故障保護和顯示電路摘要：變頻器故障保護電路和顯示電路的應(yīng)用非常廣泛，一般可采用電子元件構(gòu)成，也可采用單片機，但都比較復(fù)雜,而且存在調(diào)試難、不穩(wěn)定等情況，而本論文是采用新的設(shè)計方法，即采用electronic design automation (eda)技術(shù)來通過軟件的方法來實現(xiàn)設(shè)計，基于cpld/fpga的設(shè)計用vhdl語言來設(shè)計保護電路，運用自頂向下的設(shè)計思想并用vhdl語言編程對各個功能模塊進行實現(xiàn)，驗證保護電路的正確性和實用性而顯示電路采用簡單的led來顯示.關(guān)鍵詞：變頻器；保護電路；vhdl；cpldbased on the cplds inverter circ

2、uit fault protection and displayabstract：inverter fault protection circuit and display circuit is very widely used. in general, it can be constituted by electronic components, it also can be constituted by single-chip. but they are more complex and difficult to debug and control, etc. this paper is

3、based on a new design methods, namely, the use of electronic design automation (eda). in other words, use software technology to achieve the design. based on cpld / fpga design, using vhdl language to design the protection circuit, using the top-down design ideas and vhdl programming language to ach

4、ieve each function module. thereby,verifying the correctness and practicality of the protection circuit. as for the displaying of circuit, using a simple led.keywords：inverters；protection circuit；vhdl；cpld目錄1緒論12.eda與應(yīng)用軟件等方面的基本概況322eda技術(shù)與前景42.3 fpga/cpld的基本知識42.3.1 fpga/cpld的概況介紹42.3.2 pfga/cpld的區(qū)別與

5、聯(lián)系52.3.3 邏輯電路概念62. 4 vhdl語言62.4.1 vhdl語言編程格式62.4.2用vhdl語言對fpga和cpld器件進行開發(fā)時應(yīng)注意的事項:72. 5 quartusii軟件的概況93基于eda技術(shù)的變頻器故障保護1031設(shè)計要求以及總體方案：10311設(shè)計要求10312總體方案和設(shè)計框圖1032 基于eda技術(shù)的變頻器故障保護設(shè)計11321 信號合成和延時電路模塊mand 設(shè)計11322 故障記憶和復(fù)位模塊 ff 設(shè)計13323三態(tài)門控制模塊gate8的設(shè)計14324死區(qū)時間設(shè)置模塊dead設(shè)計15325變頻器故障保護頂層模塊protect設(shè)計164 外部顯示電路設(shè)計1

6、85 設(shè)計總結(jié)19致 謝20參考文獻21附錄22基于cpld的變頻器故障保護和顯示電路05自動化 徐建華指導(dǎo)老師：寧宇 副教授1緒論1.1課題的背景與意義人類社會已進入到高度發(fā)達的信息化社會，信息社會的發(fā)展離不開電子產(chǎn)品的進步。 現(xiàn)代電子產(chǎn)品在性能提高、復(fù)雜度增大的同時，價格卻一直呈下降趨勢，而且產(chǎn)品更新?lián)Q代的步伐也越來越快，實現(xiàn)這種進步的主要原因就是生產(chǎn)制造技術(shù)和電子設(shè)計技術(shù)的發(fā)展。前者以微細加工技術(shù)為代表，目前已進展到深亞微米階段，可以在幾平方厘米的芯片上集成數(shù)千萬個晶體管；后者的核心就是eda技術(shù)。eda是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、智能化技術(shù)最新成果而研制成的

7、電子cad通用軟件包，主要能輔助進行三方面的設(shè)計工作：ic設(shè)計,電子電路設(shè)計以及pcb設(shè)計。eda技術(shù)的支持，想要完成上述超大規(guī)模集成電路的設(shè)計制造是不可想象的，反過來，生產(chǎn)制造技術(shù)的不斷進步又必將對eda技術(shù)提出新的要求。 由智能功率模塊（ipm）構(gòu)成的變頻器本身具有自動保護功能.保護電路可以實現(xiàn)控制電壓欠壓保護、過熱保護、過流保護和短路保護。如果ipm模塊中有一種保護電路動作，igbt柵極驅(qū)動單元就會關(guān)斷門極電流并輸出一個故障信號(f0即ipmf)。各種保護功能具體如下：(1)控制電壓欠壓保護(uv)：ipm使用單一的+15v供電，若供電電壓低于125v，且時間超過toff=loms，發(fā)生

8、欠壓保護，封鎖門極驅(qū)動電路，輸出故障信號。(2)過溫保護(ot)：在靠近igbt芯片的絕緣基板上安裝了一個溫度傳感器，當(dāng)ipm溫度傳感器測出其基板的溫度超過溫度值時，發(fā)生過溫保護，封鎖門極驅(qū)動電路，輸出故障信號。(3)過流保護(oc)：若流過igbt的電流值超過過流動作電流，且時間超過t。 ，則發(fā)生過流保護，封鎖門極驅(qū)動電路，輸出故障信號。(4)短路保護(sc)：若負載發(fā)生短路或控制系統(tǒng)故障導(dǎo)致短路，流過igbt的電流值超過短路動作電流，則立刻發(fā)生短路保護，封鎖門極驅(qū)動電路，輸出故障信號。當(dāng)ipm發(fā)生uv、oc、ot、sc中任一故障時，其故障輸出信號持續(xù)時間fm為18ms(sc持續(xù)時間會長一些

9、)，此時間內(nèi)ipm會封鎖門極驅(qū)動，關(guān)斷ipm；故障輸出信號持續(xù)時間結(jié)束后，ipm內(nèi)部自動復(fù)位，門極驅(qū)動通道開放。但是,ipm自身產(chǎn)生的故障信號是非保持性的，如果故障源仍舊沒有排除，ipm就會重復(fù)自動保護的過程，反復(fù)動作。過流、短路、過熱保護動作都是非常惡劣的運行狀況，應(yīng)避免其反復(fù)動作，因此僅靠ipm 內(nèi)部保護電路還不能完全實現(xiàn)器件的自我保護。要使系統(tǒng)真正安全、可靠運行，需要輔助的外圍保護電路。1.2本課題的研究方法eda代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計人員按照自頂向下的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成 電路（asic）實現(xiàn)

10、，然后采用硬件描述語言（vhdl）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配 器生成最終的目標器件。這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法，下面介紹與eda有關(guān)的幾種方法：（1）自頂向下的設(shè)計方法 以前，進行電子設(shè)計的基本思路還是選擇標準集成電路自底向上（bottom-up）地構(gòu) 造出一個新的系統(tǒng)，這樣的設(shè)計方法就如同一磚一瓦地建造金字塔，不僅效率低、成本高而且還容易出錯。 而高層次設(shè)計給我們提供了一種自頂向下（top-down）的全新的設(shè)計方法，這種設(shè)計方法首先從系統(tǒng)設(shè)計入手，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計。在方框圖一級進行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述，在系統(tǒng)

11、一級進行驗證。然后用綜合優(yōu)化工具 生成具體門電路的網(wǎng)表，其對應(yīng)的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐?。由于設(shè)計的主要 仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的 浪費，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。（2）系統(tǒng)級設(shè)計 進入90年代以來，電子信息類產(chǎn)品的開發(fā)出現(xiàn)了兩個明顯的特點：一是產(chǎn)品的復(fù)雜程度加深，二是產(chǎn)品的上市時限緊迫。然而電路級設(shè)計本質(zhì)上是基于門級描述的單層次設(shè)計，設(shè)計的 所有工作（包括設(shè)計輸入，仿真和分析，設(shè)計修改等）都是在基本邏輯門這一層次上進行的，顯然 這種設(shè)計方法不能適應(yīng)新的形勢，為此引入了一種高層次的電子

12、設(shè)計方法，也稱為系統(tǒng)級的設(shè)計方 法。 - 高層次設(shè)計是一種概念驅(qū)動式設(shè)計，設(shè)計人員無須通過門級原理圖描述電路，而是 針對設(shè)計目標進行功能描述，由于擺脫了電路細節(jié)的束縛，設(shè)計人員可以把精力集中于創(chuàng)造性的概 念構(gòu)思與方案上，一旦這些概念構(gòu)思以高層次描述的形式輸入計算機后，eda系統(tǒng)就能以規(guī)則驅(qū)動 的方式自動完成整個設(shè)計。這樣，新的概念得以迅速有效的成為產(chǎn)品，大大縮短了產(chǎn)品的研制周 期。不僅如此，高層次設(shè)計只是定義系統(tǒng)的行為特性，可以不涉及實現(xiàn)工藝，在廠家綜合庫的支持 下，利用綜合優(yōu)化工具可以將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)表，工藝轉(zhuǎn)化變得輕松容易。1.3本設(shè)計的主要內(nèi)容vhdl語言的基本結(jié)構(gòu)

13、，介紹了quartusii并用它進行本文的設(shè)計，討論了變頻器故障保護電路和顯示電路設(shè)計思路、示意圖，結(jié)構(gòu)圖，流程圖及程序仿真圖。并用vhdl語言編程對各個功能模塊進行實現(xiàn)。將設(shè)計在eda工具quartusii下進行時序仿真，得到了仿真結(jié)果，驗證變頻器故障保護電路和顯示電路設(shè)計的正確性和實用性。2.eda與應(yīng)用軟件等方面的基本概況2.1 eda的發(fā)展回顧近30年電子設(shè)計技術(shù)的發(fā)展歷程，可將eda技術(shù)分為三個階段。(1) 七十年代為cad階段，這一階段人們開始用計算機輔助進行ic版圖編輯和pcb布局布 線，取代了手工操作，產(chǎn)生了計算機輔助設(shè)計的概念。(2)八十年代為cae階段，與cad相比，除了純

14、粹的圖形繪制功能外，又增加了電路功能設(shè) 計和結(jié)構(gòu)設(shè)計，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，以實現(xiàn)工程設(shè)計，這就是計算機輔助 工程的概念。cae的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線，pcb后分 析。(3)九十年代為eda階段。盡管cad/cae技術(shù)取得了巨大的成功，但并沒有把人從繁重的 設(shè)計工作中徹底解放出來。在整個設(shè)計過程中，自動化和智能化程度還不高，各種eda軟件界面千 差萬別，學(xué)習(xí)使用困難，并且互不兼容，直接影響到設(shè)計環(huán)節(jié)間的銜接?；谝陨喜蛔悖藗冮_始 追求貫徹整個設(shè)計過程的自動化，這就是eda即電子系統(tǒng)設(shè)計自動化。2。22eda技術(shù)與前景eda技術(shù)是在電子ca

15、d技術(shù)基礎(chǔ)上發(fā)展起來的計算機軟件系統(tǒng)，是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設(shè)計。利用eda工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出ic版圖或pcb版圖的整個過程在計算機上自動處理完成。 現(xiàn)在對eda的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有eda的應(yīng)用。目前eda 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都

16、可能涉及到eda技術(shù)。本文所指的eda技術(shù)，主要針對電子電路設(shè)計、pcb設(shè)計和ic設(shè)計。eda 設(shè)計可分為系統(tǒng)級、電路級和物理實現(xiàn)級。eda技術(shù)是電子設(shè)計領(lǐng)域的一場革命，目前正處于高速發(fā)展階段，每年都有新的eda工 具問世，我國eda技術(shù)的應(yīng)用水平長期落后于發(fā)達國家，因此，廣大電子工程人員應(yīng)該盡早掌握這 一先進技術(shù)，這不僅是提高設(shè)計效率的需要，更是我國電子工業(yè)在世界市場上生存、竟爭與發(fā)展的 需要。2.3 fpga/cpld的基本知識2.3.1 fpga/cpld的概況介紹cpld（complex programmable logic device，復(fù)雜可編程邏輯器件）和fpga（field p

17、rogrammable gates array，現(xiàn)場可編程門陣列）都是可編程邏輯器件，它們是在pal、gal等邏輯器件基礎(chǔ)上發(fā)展起來的。同以往的pal、gal相比，fpga/cpld的規(guī)模比較大，適合于時序、組合等邏輯電路的應(yīng)用。它可以替代幾十甚至上百塊通用ic芯片。這種芯片具有可編程和實現(xiàn)方案容易改動等特點。由于芯片內(nèi)部硬件連接關(guān)系的描述可以存放在磁盤、rom、prom、或eprom中，因而在可編程門陣列芯片及外圍電路保持不動的情況下，換一塊eprom芯片，就能實現(xiàn)一種新的功能。它具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及實時在檢驗等優(yōu)點，因此，可廣泛應(yīng)

18、用于產(chǎn)品的原理設(shè)計和產(chǎn)品生產(chǎn)之中。幾乎所有應(yīng)用門陣列、pld和中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用fpga和cpld器件。2.3.2 pfga/cpld的區(qū)別與聯(lián)系項目fpgacpld備注結(jié)構(gòu)工藝多為lut加寄存器結(jié)構(gòu)，實現(xiàn)工藝多為sram,也包含flash,anti-fuse等工藝多為乘積項，工藝多為e2cmos,也包含eeprom,flash,anti-fuse等不同工藝觸發(fā)器數(shù)量多少fpga更適合實現(xiàn)時序邏輯，cpld多用于組合邏輯pin to pin延時不可預(yù)測固定對fpga而言，時序約束和仿真非常重要規(guī)模與邏輯復(fù)雜度規(guī)模大，邏輯復(fù)雜度高，新型器件高達千萬門級規(guī)模小，邏輯復(fù)雜度低成本

19、與價格成本高，價格高成本低，價格低編程與配置一般包含2種，外掛bootrom和通過mcu或dsp等在線編程。多數(shù)基本屬于ram型。掉電后程序丟失有兩種編程方式，一種是通過編程器燒寫rom,另一種較方便的方式是通過isp模式。一般為rom型，掉電后程序不丟失。fpga掉電后一般將丟失原有邏輯配置，而反熔絲工藝的fpga，如actel的某些器件族和目前內(nèi)嵌flash或eecmos的fpga,如lattice的xp器件族，可以實現(xiàn)非易失配置方式保密性一般保密性較差好一般的fpga不容易實現(xiàn)加密，但是目前的一些采用flash加sram工藝的新型器件(如littice的xp系列等)在內(nèi)部嵌入了加載fla

20、sh,能提供更高的保密性互聯(lián)結(jié)構(gòu)，連線資源分布式，豐富的布線資源集總式，相對布線資源有限fpga布線靈活，但是時序更難規(guī)劃，一般需要通過時序約束，靜態(tài)時序分析，時序仿真等手段提高并驗證時序性能適用的設(shè)計類型復(fù)雜的時序功能簡單的邏輯功能2.3.3 邏輯電路概念組合邏輯:電路的輸出信號只與該時刻輸入信號有關(guān),而與電路原來所處的狀態(tài)無關(guān)。時序邏輯：任何一個時刻的輸出狀態(tài)不僅取決于當(dāng)時的輸入信號，還與原電路的狀態(tài)有關(guān)。時序電路的特點是具有記憶元件(最常見的是觸發(fā)器)，具有反饋通道。包括各類觸發(fā)器，寄存器，各類計數(shù)器和順序脈沖發(fā)生器，各類存儲器。2. 4 vhdl語言2.4.1 vhdl語言編程格式（1

21、）一個完整的vhdl程序是以下五部分組成的：庫（library）：儲存預(yù)先已經(jīng)寫好的程序和數(shù)據(jù)的集合程序包（package）：聲明在設(shè)計中將用到的常數(shù)、數(shù)據(jù)類型、元件及子程序?qū)嶓w（entity）：聲明到其他實體或其他設(shè)計的接口，即定義本定義的輸入輸出端口構(gòu)造體（architectur）：定義實體的實現(xiàn)，電路的具體描述配置（configuration）：一個實體可以有多個構(gòu)造體，可以通過配置來為實體選擇其中一個構(gòu)造體。（2）實體實體（entity）是vhdl設(shè)計中最其本的組成部分之一（另一個是結(jié)構(gòu)體），vhdl表達的所有設(shè)計均與實體有關(guān)。實體類似于原理圖中的一個部件符號，它并不描述設(shè)計的具體功能

22、，只是定義所需的全部輸入/輸出信號。實體格式如下：entity實體名isgeneric（常數(shù)名：數(shù)據(jù)類型：設(shè)定值）類屬說明port端口說明（端口信號名1：模式類型；端口信號名2：模式類型；端口信號名3：模式類型；端口信號名4：模式類型）；type語句或常量定義實體申明并行語句實體語句end實體名；（3）結(jié)構(gòu)體所有能被仿真的實體都由結(jié)構(gòu)體（architecture）描述，即結(jié)構(gòu)體描述實體的結(jié)構(gòu)或行為，一個實體可以有多個結(jié)構(gòu)體，每個結(jié)構(gòu)體分別代表該實體功能的不同實現(xiàn)方案。結(jié)構(gòu)體格式：architecture結(jié)構(gòu)體名of實體名is定義語句（元件例化）；begin并行處理語句；end結(jié)構(gòu)體名；2.4.

23、2用vhdl語言對fpga和cpld器件進行開發(fā)時應(yīng)注意的事項:1 毛刺問題的處理 在eda環(huán)境中,毛刺是系統(tǒng)設(shè)計是否成功的關(guān)鍵。毛刺（競爭 冒險）現(xiàn)象是長期困繞電子工程師的問題之一。由于毛刺的存在，使的系統(tǒng)存在許多不穩(wěn)定因素，經(jīng)常會造成對脈沖上下沿敏感的電路產(chǎn)生誤動作。毛刺主要是由門電路延時及路徑延時造成的，采用傳統(tǒng)設(shè)計方法時，毛刺必須在硬件測試時才有機會發(fā)現(xiàn)。但在現(xiàn)代數(shù)字系統(tǒng)設(shè)計時，通過eda軟件，完全可以找出毛刺產(chǎn)生的原因及產(chǎn)生的位置，并且非常準確和接近實際情況。 目前常使用三種方法消除毛刺，它們分別為延時法、選通法和修改邏輯設(shè)計法。其中，修改邏輯設(shè)計能從根本上消除毛刺，但該方法要求使用

24、者掌握電路的工作狀態(tài)及其轉(zhuǎn)換，有時需要多路輸出，使用起來有一定的復(fù)雜性。2 fpga及cpld器件的選擇 現(xiàn)場可編程門陣列fpga(fieldprogrammablegatearray)和復(fù)雜可編程邏輯器件cpld(complexprogrammablelogicdevice)均是目前大量使用的可編程大規(guī)模集成電路。可編程器件的使用，大大縮短了電子 產(chǎn)品的設(shè)計周期，減少了設(shè)計費用及風(fēng)險，是電子產(chǎn)品領(lǐng)域的一場革命。fpga器件將邏輯功能塊排列為陣列，并由可編程的內(nèi)部連線連接這些功能塊來實現(xiàn)相應(yīng)的邏輯功能fpga器件的內(nèi)部可以分成三個組成部分，分別是可構(gòu)造的輸入偷 出模塊iob(inputoutp

25、utblock)、可構(gòu)造邏輯塊clb(configurablelogicblocks)和可編程內(nèi)部連線資源pia(programmableinterconnectarray)。 cpld器件將多個可編程陣列器件(pal)集成到一個芯片內(nèi)，一般包含三個部分，分別為可編程邏輯功能塊(fb)、可編程io單元以及可編程內(nèi)部連線，有些cpld器件還集成ram、雙口ram和fifo等。盡管fpga和cpld均為可編程器件，有很多共同的特點，但由于結(jié)構(gòu)上的差異，在使用時，必須注意以下幾 點： (1)cpld器件編程時采用e2prom或fastflash技術(shù)，使用時無需外部存儲芯片，系統(tǒng)斷電時，編程信息不丟失

26、；而fpga器件必須使用外部存儲器存儲編程的信息。由于采用sram存儲技術(shù)，fpga編 程信息在系統(tǒng)斷電時丟失，每次上電時，必須將編程信息重新寫入sram中，但其編程次數(shù)沒有限制，可以隨時改變編程信息 j。 (2)cpld器件的速度比fpga快，保密性能好，但功耗大，而且這一特點隨集成度的提高，愈加明顯。 (3)fpga的集成度比cpld高，但其時序延遲不可預(yù)測，而cpld器件由于采用邊續(xù)布線結(jié)構(gòu)，決定了它的時序延遲是均勻的，可預(yù)測的。 盡管采用fpga和cpld器件均可完成相同的電路設(shè)計，但在實際使用時，應(yīng)注意到對于復(fù)雜的組合電路設(shè)計，宜采用cpld器件，而在電路設(shè)計時，如果用到較多的觸發(fā)器

27、，則宜采用fpga器件。 3 fpga和cpld器件管腳使用和選擇時應(yīng)注意的問題 要保證器件所有的電源正端和接地端可靠連接，每一對電源正端和地線之間并聯(lián)一個01uf的電容，以便濾波和去耦。由于可編程器件使用時，編程信息易于修改，應(yīng)對內(nèi)部的邏輯單元和外部的引腳留有一定的余量，以便系統(tǒng)的修改和擴充。時序電路一定要使用 “上電復(fù)位”電路，以保證系統(tǒng)上電后，便處于初始狀態(tài)。合理進行引腳鎖定，以避免管腳位置的變化導(dǎo)致的電路設(shè)計失敗，因為管腳的位置變化，往往會引起指定功能塊組合的變化，造成芯 片內(nèi)部資源的不足。 4 在使用vhdl語言編程時，應(yīng)合理選擇信號、變量以及數(shù)據(jù)類型 因為vhdl語言是一種硬件描述

28、語言，信號、變量均具有一定的硬件性質(zhì)，并占有相應(yīng)的內(nèi)部資源。變量具有局部特性，只在一個進程或一個子程序中有效，但對于它的賦值是立即生效的。信號則不同，它具有全局特性，對信號的賦值不是立即生效的。一般情況下，往往在進程中使用變量傳遞數(shù)據(jù)，然后利用信號將數(shù)據(jù)帶出進程。無論是變量還是信號，一定要在定義完類型后，根據(jù)實際的需要確定數(shù)據(jù)的范圍，否則將大大占用內(nèi)部 資源。不同的數(shù)據(jù)類型不能直接進行運算，即使數(shù)據(jù)類型相同，位長不同時，也不能直接帶入。寄存器的引入往往是通過wait和if語句測試敏感信號邊沿來實現(xiàn)的，禁止在一個進程中同時存在兩個或兩個以上的寄存器描述，即一個進程中只能有一個wait和if語句。

29、一般情況下，不要將產(chǎn)生寄存器的賦值語句放在 if語句的else分支上，但可以放在elseif語句上2. 5 quartusii軟件的概況altera公司的quartusii軟件提供了可編程片上系統(tǒng)（sopc）設(shè)計的一個綜合開發(fā)環(huán)境。quartus ii 開發(fā)工具人機界面友好、易于使用、性能優(yōu)良，并自帶編譯、仿真功能。quartusii軟件支持vhdl和verilog硬件描述語言的設(shè)計輸入、基于圖形的設(shè)計輸入方式以及集成系統(tǒng)級設(shè)計工具。quartusii軟件可以將設(shè)計、綜合、布局和布線以及系統(tǒng)的驗證全部都整合到一個無縫的環(huán)境之中，其中也包括和第三方eda工具的接口。quartusii設(shè)計軟件根據(jù)

30、設(shè)計者需要提供了一個完整的多平臺開發(fā)環(huán)境，它包含整個fpga和cpld設(shè)計階段的解決方案。在實際應(yīng)用設(shè)計中，對程序原理性及可執(zhí)行性的驗證主要集中在程序修改階段，尤其在處理的數(shù)據(jù)復(fù)雜、繁多時，quartus ii自帶的波形輸入仿真就很難實現(xiàn)程序的驗證，而且輸出的數(shù)據(jù)不能方便的以波形圖示直觀的呈現(xiàn)，給程序設(shè)計者在校驗程序階段帶來了很多的不便。再有，在很多數(shù)字電路設(shè)計中，考慮成本的問題，fpga實現(xiàn)的往往是設(shè)計的核心部分，而很多的外圍電路如a/d轉(zhuǎn)換器、d/a轉(zhuǎn)換器等仍然使用傳統(tǒng)的接口芯片來實現(xiàn)。而quartusii 設(shè)計只是針對數(shù)字信號，并不支持模擬量的輸入。而僅僅為了便于程序的驗證而用fpga實

31、現(xiàn)這些外圍電路，不但會大大延長程序的開發(fā)周期，更會增大開發(fā)的成本。而matlab具有強大的運算功能，可以容易的實現(xiàn)a/d、d/a轉(zhuǎn)換等外圍電路功能，并能以波形形式將結(jié)果直觀地呈現(xiàn)，極大地方便了程序設(shè)計人員設(shè)計應(yīng)用系統(tǒng)。3基于eda技術(shù)的變頻器故障保護31設(shè)計要求以及總體方案：311設(shè)計要求 從dsp過來的可調(diào)脈寬調(diào)制（pwm）信號，首先經(jīng)過三態(tài)門控制。三態(tài)門的控制信號即由故障信號驅(qū)動。當(dāng)發(fā)生故障時，為1，輸出高阻狀態(tài)，中止pwm信號；正常時，en為0，開放pwm信號。en信號從觸發(fā)器的輸出端q來。觸發(fā)器為故障記憶電路。0，。信號由與非門經(jīng)延時電路來。此延時電路是為抗干擾而設(shè)置的。當(dāng)然觸發(fā)器電路

32、的清零信號就是故障復(fù)位信號。注意這里的復(fù)位電路僅是示意圖，實際電路應(yīng)加上去抖動電路。就是電路參數(shù)在實際調(diào)試中設(shè)置。與非門的輸入信號即為ipmf,hv,lv,hi,break。此后，還須經(jīng)過死區(qū)設(shè)置電路才能輸出到ipm的高速光電隔離驅(qū)動電路。312總體方案和設(shè)計框圖 本設(shè)計是運用altera公司的cyclone ii系列中的ep2c8t144c8芯片，該芯片價格低，性能高，反應(yīng)速度快。在整個系統(tǒng)當(dāng)中，以外部接入的12mhz晶振作為全局時鐘，主要考慮到設(shè)計中延時部分對頻率要求比較高，在頻率越高的情況下，精確度越高。整個系統(tǒng)是運用自頂向下的思想來進行模塊的分割，首先將整個系統(tǒng)分開成各個不同的模塊，再

33、對各個模塊獨立編程仿真，最后再對所有模塊進行綜合，將各個模塊連接起來進行總體仿真。運用這種方法使的本來較復(fù)雜的系統(tǒng)變的簡單了，而且能夠快速的找出錯誤的地方。三 態(tài) 門 控 制 電 路死 區(qū) 時 間 設(shè) 置 電 路故障記憶和復(fù)位電路去 光 電 隔 離 電 路延 時 電 路信 號 合 成 和 去 光 電 隔 離 電 路圖 1 總體設(shè)計框圖32 基于eda技術(shù)的變頻器故障保護設(shè)計321 信號合成和延時電路模塊mand 設(shè)計 信號合成部分其實就是一個簡單的與非門，將由去光電隔離電路分離出來的信號：ipmf：ipm綜合故障信號。從ipm模塊來。它集成了控制電壓欠壓保護(uv) 過溫保護(ot)過流保護(

34、oc) 短路保護(sc)信號。hv：直流母線過電壓信號。從過電壓保護電路來。lv:直流母線欠電壓信號。從低電壓保護電路來。hi:交流電流過電流信號。從電流檢測電路及過流保護電路來。它與ipm的過流保護值并不相同。因ipm的過流保護是保護ipm器件的。而這里是保護電動機的。實際電動機的最大電流大多情況下都低于ipm允許的最大電流值。也就是hi電流保護動作值比ipm動作值小，因而保護動作早?？杀Ｗo電動機不在過流情況下運行。break:這為逆變器供電的電動機作制動時的信號。但本電路中沒有用到。此端口為預(yù)留。這五個信號均用0表示故障信號，1表示正常信號。這五個信號合成一個信號后，再經(jīng)由延時電路，進行1

35、0的延時，主要是為了抗干擾，使電路不會出現(xiàn)誤動作。同時延時電路是運用計數(shù)器的原理，當(dāng)時鐘clock信號的上升邊沿信號來時檢查綜合信號是否為1，如為1則計數(shù)器啟動，當(dāng)計數(shù)結(jié)束后，最終輸出結(jié)果才為1。最終達到了信號綜合和延時的結(jié)果。j為本模塊最后輸出。圖 2 信號合成和延時電路模塊外部接口圖其仿真圖如下： 圖 3 模塊mand仿真波形圖由以上仿真波形圖分析可以看出，ipmf,hv,lv,hi,break五個信號都為 1 時，即此時是正常狀態(tài)，輸出j也為 0 ，當(dāng)五個信號中的任一個為 0 時，輸出經(jīng)過延時后馬上輸出為 1 。這里的延時實際上就是一個去抖電路，延時時間的選取主要是考慮硬件本身的質(zhì)量，還

36、有就是去光電隔離電路的延時效應(yīng)，而這種情況下一般去抖電路都會選取10 ms左右，固這里選取10 ms的死去時間。在上圖當(dāng)中標記的為延時時間以及效果。322 故障記憶和復(fù)位模塊 ff 設(shè)計故障記憶和復(fù)位模塊實質(zhì)上就是一個帶有復(fù)位的jk觸發(fā)器，但是只運用到三個狀態(tài),就是保持狀態(tài)、置1狀態(tài)和復(fù)位狀態(tài)，在這里輸入端k接地，是為了保持輸入為0，輸入端j 是由上一模塊傳送過來的信號，當(dāng)j輸入為0時為保持上一狀態(tài)，即輸出en 為0；當(dāng)輸入端j的輸入為1時候，輸出端en則為1，即使輸入端j的輸入變?yōu)?，輸出端en仍然輸出為1，當(dāng)只有復(fù)位端clr的輸入為0時，輸出端en才變?yōu)?，從而達到了記憶和復(fù)位的作用。其中

37、復(fù)位是采用不同步復(fù)位， 由外部電路的一個按鍵和一個電容組成。在這里時鐘信號clk是為了在每一個脈沖的上升沿到來時都會檢查輸入端j的輸入是否為1，以達到快速的改變信號端en的置1輸出。圖 4 故障記憶和復(fù)位模塊ff外部借口圖其仿真圖如下： 圖5 模塊ff仿真波形圖觀察以上仿真波形圖可知：開始時，在時鐘信號下，輸入j為0時，輸出保持為上一輸出結(jié)果，即為0，當(dāng)輸入變?yōu)?時，輸出en馬上由0變?yōu)?，此輸出為1狀態(tài)一直到復(fù)位clr輸入為0時才使輸出端en的輸出為0。顯然達到了要求的結(jié)果。323三態(tài)門控制模塊gate8的設(shè)計 這個8輸入8輸出的三態(tài)門模塊可以有8個單獨的簡單三態(tài)門模塊組成，這個模塊的8個輸

38、入是有外部的dsp發(fā)送過來的pwm波形信號，8個輸出是由上一個模塊傳送過來的信號en控制。當(dāng)控制信號en為0時，8個輸出信號跟隨8個輸入信號；當(dāng)為1時，8個輸出信號不再跟隨8個輸入信號，而且8個輸出都為0。圖 6 三態(tài)門控制模塊gate8的外部接口圖其仿真波形圖如下： 圖 7 模塊gate8仿真波形圖觀察波形圖可知：當(dāng)en端為0時，輸出跟隨輸入；當(dāng)en端變?yōu)?時，輸出馬上做出反應(yīng)，不再跟隨輸入，而且輸出為0；再次當(dāng)en端為0時，輸出又馬上跟隨輸入。故達到了實時性和準確性的要求。324死區(qū)時間設(shè)置模塊dead設(shè)計 dead模塊主要是由時鐘信號來控制，內(nèi)部其實就是有一個簡單的計數(shù)器。dead模塊主

39、要是為了兩路pwm信號不同時為高，使兩路信號有共同的一個死區(qū)時間，從而避免避免同側(cè)對管導(dǎo)通而將管子燒壞。一般igbt器件的死去時間為36，為了能夠確保上下管子的導(dǎo)通，用延時方法實現(xiàn)10的死區(qū)延時因為是利用clk時鐘上升脈沖來檢查信號再進行計數(shù)，故不能夠準確的達到10的延時，肯定大于10，但最多不超過一個時鐘周期，所以選用越高頻率的時鐘信號就越靠近10的延時。在這里死區(qū)計數(shù)器采和飽和計數(shù)器，飽和計數(shù)器的特性類似于電容的充放電過程，規(guī)則為：（1）當(dāng)輸入為0時，如果計數(shù)值等于0，則計數(shù)值保持不變，否則作減1計數(shù)；（2）當(dāng)輸入為1時，如果計數(shù)值等于max，則計數(shù)值保持不變，否則作加1計數(shù)；（3）當(dāng)輸入

40、為1且死區(qū)計數(shù)器數(shù)值為max時，上橋臂導(dǎo)通；（4）當(dāng)輸入為0且死區(qū)計數(shù)器數(shù)值為0時，下橋臂導(dǎo)通；（5）當(dāng)死區(qū)計數(shù)器數(shù)值在0max之間時，上下橋臂都截止，形成一個共同的死區(qū)。其中，max等于預(yù)先設(shè)置的死區(qū)時間的數(shù)值。圖 8 死區(qū)時間設(shè)置模塊dead的外部接口圖其仿真波形圖如下： 圖 9 模塊dead仿真波形圖觀察波形圖知道，當(dāng)脈沖信號上升沿來時候檢查輸入的pwm信號是否為1，如為1則進行計數(shù)，當(dāng)計數(shù)器達到滿時，輸出才為1。其中死去時間如圖上標記部分。325變頻器故障保護頂層模塊protect設(shè)計由模塊電路總體設(shè)計圖1，經(jīng)過vhdl編程，得到各模塊的vhdl設(shè)計實體，然后對各模塊的設(shè)計實體在qua

41、rtusii中進行仿真，驗證各模塊的正確性。最后再設(shè)計一個頂層文件把各模塊按圖1連接起來，便構(gòu)成了一個變頻器故障保護的cpld內(nèi)部硬件電路。圖 10 頂層模塊protect外部接口圖圖 11 變頻器故障保護頂層文件原理圖 其仿真波形如下： 圖12 頂層模塊protect仿真波形觀察圖11可知：在控制信號輸入全為1時，輸出的pwm信號的上升沿比輸入的pwm信號的上升沿延遲了10，同時下降沿沒有延時；當(dāng)輸入的控制信號任何一個出現(xiàn)為0時，輸出的pwm信號都為0；當(dāng)且謹當(dāng)復(fù)位信號clr的輸入為0時，輸出的pwm信號的情況才恢復(fù)正常。仿真結(jié)果與期望結(jié)果一致。至此，本設(shè)計得到成功驗證。4 外部顯示電路設(shè)計

42、 外部顯示電路主要是有發(fā)光二極管和電阻構(gòu)成，電阻主要是為了保護發(fā)光二極管，防止電流過大燒壞發(fā)光二極管。其結(jié)構(gòu)圖如下 圖 13 故障顯示電路5 設(shè)計總結(jié)變頻器故障保護系統(tǒng)的設(shè)計已全部完成，能按預(yù)期的效果進行ipm綜合故障、直流母線過電壓、直流母線欠電壓、交流電流過電流等故障保護，同時還可以逆變器供電的電動機作制動等功能，并利用簡單的發(fā)光二極管來顯示故障信號，使使用者能夠快速掌握故障信息。而在傳統(tǒng)的設(shè)計中，一般是運用在市場上隨時可買到的電子元件組成電路，但其結(jié)構(gòu)較復(fù)雜，而且各個元件之間本身存在一定的誤差以及一些不確定因素，以至于很難實現(xiàn)以上的功能。在這個設(shè)計中運用了vhdl語言，簡明的代碼描述復(fù)雜

43、控制邏輯設(shè)計,減少了誤差以及不確定因素，而且在速度、準確性、實時性上體現(xiàn)了利用cpld設(shè)計的優(yōu)越性。致 謝很高興能完成這篇論文，雖然完成得比較急，很知識點還沒有完全地搞懂弄明白，在好多環(huán)節(jié)上碰壁不少，曾在死區(qū)設(shè)計模塊上久攻不下，最終在老師的幫助下完成了。特別要感謝寧宇老師，正因為老師對我們的信任讓我放手大膽去做，在沒有任何負擔(dān)壓力下，最終把所有的任務(wù)完成參考文獻1.黃正謹 ,徐 堅,章小麗,熊明珍。cpld系統(tǒng)設(shè)計技術(shù)入門與應(yīng)用m電子工業(yè)出版社. 2002年3月。2.求是科技。cpld/fpga應(yīng)用開發(fā)技術(shù)與工程實踐（第1版）m人民郵電出版社. 2005年1月。3.侯伯亨，故 新vhdl硬件描

44、述語言與數(shù)字邏輯電路設(shè)計m西 安：西安電子科技大學(xué)出版社，19994.吳晨光，彭安金，王奔svpwm信號發(fā)生器的vhdl實現(xiàn)j電子設(shè)計應(yīng)用，2006(1)；6971。5.張昌凡，等.可編程邏輯器件及vhdl設(shè)計技術(shù)m.廣州：華南理工大學(xué)出版社,20016.賀昱曜. spwm變頻器信號延遲特性分析及計算j電工技術(shù)學(xué)報, 1996,(3) : 27231.7.梁中華，肖丹，楊霞.一種基于cpld的spwm 控制波形生成方法j沈陽工業(yè)大學(xué)學(xué)報，2005（4）第27卷第2期8.毛惠豐,陳增祿.cpld在mspwm逆變器中對死區(qū)時間控制的應(yīng)用j西安工程科技學(xué)院學(xué)報，2002（12）第16卷第4期(總64

45、期)，附錄信號合成和延時電路模塊mand ：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mand is - -定義一個mand實體port(ipmf,hv,lv,hi,break,clk :in std_logic;- -輸入控制信號j :out std_logic - -輸出控制使能);end mand;architecture shiftrl of mand isconstant deadtime :integer :=125000; - -定義整數(shù)型常數(shù)deadtime=”

46、125000”signal count:integer range 0 to deadtime ;- -定義一個信號,以保存計數(shù)值signal q:std_logic;- -定義一個信號作為延時和與非門之間的傳遞信號beginq=not(ipmf and hv and lv and hi and break) ;- -對5個輸入信號進行與非并賦值給信號qprocess(clk) - -以時鐘信號作為敏感信號beginif(clkevent and clk=1) thenif(q=0) thenj=0;count=0; - -對計數(shù)器清零elsif(q=1 and count/= deadtim

47、e) thencount=count+1;- -計數(shù)沒完自動加1j=0;- -計數(shù)沒完,輸出為零elsif (q=1 and count= deadtime) thenj=1;- -計數(shù)完成,輸出變?yōu)?end if;end if;end process;end shiftrl;*故障記憶和復(fù)位模塊ff:library ieee;use ieee.std_logic_1164.all;entity ff isport(j,k,clk,clr:in std_logic;en :buffer std_logic); - -定義en為輸入輸出端口end ff;architecture arch of

48、ff issignal temp :std_logic;- -定義一個信號,用以存貯前一個輸出狀態(tài)beginprocess(clk,clr)begintemp=en;if clr=0 then - -當(dāng)按下復(fù)位鍵則異步復(fù)位en=0;elsif clk=1 and clkevent thenen=(j and (not temp)or (not k) and temp);-只考慮兩個狀態(tài),因為k端接地end if;end process;end arch;*三態(tài)門控制模塊gate8 ：library ieee;use ieee.std_logic_1164.all;entity gate8 is

49、port(pwm1,pwm3,pwm4,pwm6,pwm5,pwm2,pwm7,pwm8:in std_logic;en :in std_logic;- -使能控制輸入pwm10,pwm30,pwm40,pwm60,pwm50,pwm20,pwm70,pwm80 :out std_logic);end gate8;architecture arch of gate8 isbeginprocess(pwm1,pwm2,pwm3,pwm4,pwm5,pwm6,pwm7,pwm8,en)beginif en=1 then - -使能端為1時輸出都為0pwm10=0;pwm20=0;pwm30=0;p

50、wm40=0;pwm50=0;pwm60=0;pwm70=0;pwm80=0;else - -否則輸出信號都跟隨輸入信號pwm10=pwm1;pwm20=pwm2;pwm30=pwm3;pwm40=pwm4;pwm50=pwm5;pwm60=pwm6;pwm70=pwm7;pwm80=pwm8;end if;end process;end arch;*死區(qū)時間設(shè)置模塊dead ：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dead isport(pwm10,pwm30,pwm40

51、,pwm60,pwm50,pwm20,pwm70,pwm80 :in std_logic;clk :in std_logic;- -12mhz的時鐘信號輸入pwm1000,pwm3000,pwm4000,pwm6000,pwm5000,pwm2000,pwm7000,pwm8000 :out std_logic);end dead;architecture dead_time of dead isconstant deadtime:integer:=120;- -定義一整數(shù)型常數(shù)deadtime=120signal t1,t2,t3,t4,t5,t6,t7,t8:integer range 0

52、 to deadtime ;- -定義8個計數(shù)器信號來對輸入信號計數(shù)beginprocess(clk)beginif(clkevent and clk=1 ) thenif(pwm10=1 and t1/=deadtime)then - -輸入信號為1且計數(shù)未滿t1=t1+1;- -計數(shù)器自動加1pwm1000=0;- -輸出信號為0elsif(pwm10=0 and t1/=0)then - -輸入信號為0且計數(shù)值不為0t1=t1-1; - -計數(shù)器自動減1pwm1000=0;- -輸出信號為0end if;if(pwm10=1 and t1=deadtime)then - -輸入信號為1且已計數(shù)滿pwm1000=1;- -輸出信號為1end if;if(pwm10=0 and t1=0)then - -輸入信號為0且計數(shù)器為0pwm1000=0;- -輸出信號為0end if;end if;end process;process(clk)beginif(clkevent and clk=1 ) thenif(pwm20=1