EDA復(fù)習(xí)提綱(有答案)安徽農(nóng)業(yè)大學(xué)(12電氣龍鳳蘭)6頁

1、第1章1. 什么是EDA技術(shù)？什么是狹義EDA？什么是廣義EDA？P1EDA 技術(shù)是一門迅速發(fā)展起來的新技術(shù)。EDA 設(shè)計就是設(shè)計人員在計算機 上通過特定功能的軟件開發(fā)工具，以全自動或半自動化方式按要求完成電子系統(tǒng) 的設(shè)計。狹義EDA 技術(shù)就是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述 語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā) 軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式 設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、 邏輯布局布線、邏輯仿真，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、 編程下載等工作，最終

2、形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。簡單的 說狹義EDA 技術(shù)也就是使用EDA 軟件進(jìn)行數(shù)字系統(tǒng)的設(shè)計。廣義EDA 技術(shù)就 是通過計算機及其電子系統(tǒng)的輔助分析和設(shè)計軟件，完成電子系統(tǒng)某一部分的設(shè) 計過程。2. 利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的最終目標(biāo)是什么？P2 3. IEEE標(biāo)準(zhǔn)化的HDL語言有哪兩種？P3 VHDL和Verilog4. EDA開發(fā)設(shè)計流程的步驟？其中設(shè)計輸入有哪些方法？什么是綜合？什么是適配？什么是功能仿真？什么是時序仿真？P58 步驟：設(shè)計目標(biāo)、設(shè)計輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實現(xiàn)或 適配、時序仿真、設(shè)計下載、系統(tǒng)調(diào)試以及驗證等。 設(shè)計輸入方法：圖形輸入

3、、硬件描述語言代碼文本輸入。綜合：表面含義：把抽象的實體結(jié)合成單個或統(tǒng)一的實體。 電子設(shè)計領(lǐng)域：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的 便于具體實現(xiàn)的模塊組合裝配的過程。適配：指將綜合生成的邏輯網(wǎng)表描述為具體CPLD芯片的實現(xiàn)過程。功能仿真：是對HDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測試模 擬，以了解其實現(xiàn)的功能是否滿足原設(shè)計要求的過程。時序仿真：接近真實器件時序性能運行特性的仿真。5. 可編程邏輯器件有哪些分類方法？各可分為哪幾類？P10l 集成度分：低集成度芯片、高集成度芯片；l 結(jié)構(gòu)：乘機項結(jié)構(gòu)器件、查找表結(jié)構(gòu)器件；l 編程工藝：熔絲型、反熔絲型、EPROM型、EEPRO

4、M型、SRAM型、Flash型。6. 簡單PLD中的PROM和GAL在結(jié)構(gòu)上有何異同？P12 在“與或”陣列結(jié)構(gòu)上均為與陣列可編程，或陣列固定的結(jié)構(gòu)； GAL對PROM的I/O結(jié)構(gòu)作出了改進(jìn)，輸出部分增加了輸出邏輯宏單元，使PLD器件在組合邏輯和時序邏輯的可編程或可重構(gòu)性能都成為可能。7. CPLD器件的最基本可編程單元是什么？由哪幾部分組成？P14 LAB1) 來自作為通用邏輯輸入的PIA的36個信號；2) 來自全局控制信號，用于寄存器輔助功能；3) 從I/O引腳到寄存器的直接輸入通道。8. FPGA器件的最基本可編程單元是什么？由哪幾部分組成？P17 LUT9.CPLD的內(nèi)部結(jié)構(gòu)組成？P1

5、4 FB、宏單元、快速連接開關(guān)矩陣、IOB。10. FPGA的內(nèi)部結(jié)構(gòu)組成？P17 FPGA 由6 部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、 嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。11. 查找表原理？P16 查找表(Look-Up-Table)簡稱為 LUT，LUT 本質(zhì)上就是一個 RAM。 目前 FPGA 中多使用4 輸入的LUT，所以每一個LUT 可以看成一個有4 位地址線的 RAM。 當(dāng)用戶通過原理圖或 HDL 語言描述了一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入 RAM,這 樣，每輸入一個

6、信號進(jìn)行邏輯運算就等于輸入一個地址進(jìn)行查表，找出地址對應(yīng) 的內(nèi)容，然后輸出即可。12. JTAG邊界掃描測試技術(shù)的作用？使用哪幾個引腳？JTAG端口的用途？P20作用：提供了有效的測試引線間隔致密的電路板上集成電路芯片的能力；以下五個引腳：測試數(shù)據(jù)輸入(Test Data Input) ：測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入測試數(shù)據(jù)輸出(Test Data Output) ：測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。測試模式選擇(Test Mode Select) ：控制信號輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換。TMS

7、必須在TCK的上升沿到來之前穩(wěn)定。測試時鐘輸入(Test Clock Input) ：時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。測試復(fù)位輸入(Test Reset Input) ：低電平有效，異步復(fù)位邊界掃描電路(在IEEE規(guī)范中，該引腳可選)。13.PLD的編程工藝？P211 基于電可擦除存儲單元的EEPROM或Flash技術(shù)2 基于SRAM查找表的編程單元 3 基于反熔絲編程單元14.什么是編程？什么配置？編程：基于電可擦除存儲單元的EEPROM或Flash技術(shù) 配置：基于SRAM查找表的編程單元 15.什么是IP核？有哪幾種？P23知識產(chǎn)權(quán)核，半導(dǎo)體產(chǎn)業(yè)定義為用于

8、ASIC或EPGA中的預(yù)先設(shè)計好的電路功能模塊。軟IP：用HDL描述的功能模塊，以HDL源代碼的形式出現(xiàn)，不涉及具體電路元件固IP：完成了綜合的功能模塊，以網(wǎng)表文件的形式出現(xiàn)硬IP：出廠時就固化在芯片中的功能塊。16.什么是基于乘積項結(jié)構(gòu)的器件？什么是基于查找表結(jié)構(gòu)的器件？第2章1. VHDL程序的組成部分？各部分的作用？P26一個完整的 VHDL 程序包含實體(entity)、結(jié)構(gòu)體(architecture)、配置 (configuration)、包集合(package)、庫(library)5 個部分。 實體主要是用于描述外部設(shè)備的接口信號; 結(jié)構(gòu)體用于描述系統(tǒng)的具體邏輯行為功能; 包存

9、放設(shè)計使用到的公共的數(shù)據(jù)類型、常數(shù)和子程序等; 配置用來從庫中選擇所需單元來組成系統(tǒng)設(shè)計的不同版本; 庫存放已經(jīng)編譯的實體、結(jié)構(gòu)體、包和配置等。2. 端口模式有哪幾種？各模式有何異同？P29端口模式有: in:輸入型，此端口為只讀型。 out:輸出型，只能在實體內(nèi)部對其賦值。 inout:雙向(輸入輸出型)，既可讀也可賦值。 buffer:緩沖型，與 out 相似，但可讀。輸入僅允許數(shù)據(jù)流入端口。 輸出僅允許數(shù)據(jù)流從實體內(nèi)部輸出。 緩沖模式的端口與輸出模式的端口類似，只是緩沖模式允許內(nèi)部引用該端口的信 號。 雙向模式可以代替輸入模式、輸出模式和緩沖模式。3. 子程序定義的位置？子程序包含哪兩種

10、類型？有何區(qū)別？（定義的區(qū)別？調(diào)用的區(qū)別？） P264子程序可以在三個位置定義:程序包、結(jié)構(gòu)體、進(jìn)程。 子程序有兩種類型:函數(shù)FUNCTION 和過程PROCEDURE。4. 什么是重載函數(shù)？P266 同樣名稱的函數(shù)可以用不同的數(shù)據(jù)類型作為此函數(shù)的參賽定義多次，以此定義的函數(shù)成為重載函數(shù)。5. 程序包首和程序包體的關(guān)系P277 一個完整的程序包中，程序包首名和程序包體名是同一個名字； 程序包體并非總是必需的，程序包首可以獨立定義和使用。6.VHDL標(biāo)識符的使用規(guī)則？P36(1)標(biāo)識符由字母(AZ;az)、數(shù)字和下劃線字符組成。 (2) 任何標(biāo)識符必須以英文字母開頭。 (3) 末字符不能為下劃線

11、。 (4)不允許出現(xiàn)兩個連續(xù)的下劃線。 (5)標(biāo)識符中字母不區(qū)分大小寫。 (6)VHDL 定義的保留字(或稱關(guān)鍵字)不能用作標(biāo)識符。(7)VHDL 中的注釋由兩個連續(xù)短線(-)開始，直到行尾。7.VHDL的三種數(shù)據(jù)對象？使用時的區(qū)別？P37常量、變量、信號。 常量定義語句所允許的設(shè)計單元有程序包、實體、結(jié)構(gòu)體、塊、進(jìn)程和子程序; 變量是一個局部變量，它只能在進(jìn)程語句、函數(shù)語句和過程語句結(jié)構(gòu)中使用，用 作局部數(shù)據(jù)存儲; 信號的使用和定義范圍是實體、結(jié)構(gòu)體和包集合(程序包)。習(xí)題：2-2、2-4、2-62-2 畫出與下例實體描述對應(yīng)的原理圖符號元件: ENTITY buf3s IS - 實體 1:

12、 三態(tài)緩沖器 PORT (input : IN STD_LOGIC ; - 輸入端 enable : IN STD_LOGIC ; - 使能端 output : OUT STD_LOGIC ) ; - 輸出端 END buf3x ; ENTITY mux21 IS -實體 2: 2 選 1 多路選擇器 PORT (in0, in1, sel : IN STD_LOGIC; output : OUT STD_LOGIC) ;2-4 數(shù)據(jù)類型 BIT, INTEGER 和 BOOLEAN 分別定義在那個庫中? 哪些庫和程序包總是可見的? 答案：BIT 定義在 IEEE 庫中， INTEGER 和

13、BOOLEAN 定義在 STD 庫中；除了 STD 庫和 WORK 庫外， IEEE 庫面向 ASIC的庫和用戶自定義的庫及其中的包集合2-6 判斷下列標(biāo)示符是否合法， 如果有誤指出原因: 16#OFA#， 10#12F#， 8#7989#， 8#356#， 2#0101010#， 74HC245， 74HC574， CLR/RESET， IN， 4/SCLK， D100% 答案：16#OFA# 10#12F# 8#7989# 8#356# 2#0101010# 以上不合法， 不能以數(shù)字開頭和存在#符號。 74HC245 不能應(yīng)用數(shù)字開頭， 74HC574作為擴展標(biāo)志合法， CLR/RESET

14、 含/ 字符和不能以關(guān)鍵字為標(biāo)志符。第3章1. VHDL的數(shù)據(jù)類型限定了數(shù)據(jù)對象的什么內(nèi)容？P41 為數(shù)據(jù)對象定義了一組取值的集合，以及針對這些組織所允許的操作。2.VHDL的數(shù)據(jù)類型分為哪幾大類？P41u 標(biāo)量型：實數(shù)類型、整數(shù)類型、枚舉類型、時間類型 u 復(fù)合類型：數(shù)組型(Array)、記錄型(Record) u 存取類型：為給定的數(shù)據(jù)類型的數(shù)據(jù)對象提供存取方式 u 文件類型：用于提供多值存取類型 3.VHDL中順序語句有哪些？它們執(zhí)行特點是什么？P50賦值語句、流程控制語句、等待語句、子程序調(diào)用語句、返回語句和空操作語句。特點：每一條順序語句的執(zhí)行順序是與他們的書寫順序是一致的。4. 進(jìn)

15、程語句有什么特點？P52(1) 進(jìn)程與進(jìn)程，或其它并發(fā)語句之間可以并發(fā)執(zhí)行; (2)在進(jìn)程內(nèi)部的所有語句是按照順序執(zhí)行的;(3)進(jìn)程的啟動由其敏感向量表內(nèi)的敏感向量或者WAIT 語句確定; (4)進(jìn)程與進(jìn)程，或其它并發(fā)語句之間通過傳遞信號量實現(xiàn)通信的5.觸發(fā)器和鎖存器的區(qū)別是什么？習(xí)題：3-1、3-2、3-5、3-6、3-8、3-123-1 回答有關(guān) BIT 和 BOOLEAN 數(shù)據(jù)類型的問題: (1) 解釋 BIT 和 BOOLEAN 的區(qū)別。 (2) 對于邏輯操作應(yīng)使用哪種類型? (3) 關(guān)系操作的結(jié)果為哪種類型? 答案：(1) BIT 類型表示方法用字符 0 或 1 為一個位的兩種取值，

16、 可用來描述系統(tǒng)中總線的值， 而 BOOLEAN 類型具有兩種狀態(tài)“真” 或“假”， 沒有數(shù)值意義， 也不能進(jìn)行算術(shù)運算， 但能進(jìn)行關(guān)系運算。 他常用來表示信號量的狀態(tài)或者總線情況， 一般這類出具的初始值為 FALSE。 (2) 邏輯操作數(shù)應(yīng)用 BIT 類型 (3) 關(guān)系操作的結(jié)果為 BOOLEAN 類型。3-5 表達(dá)式 c=a+b, 且 a、 b、 c 的數(shù)據(jù)類型都是 std_logic_vector, 這樣能不能直接進(jìn)行加法運算 答: 不能 原因: VHDL 沒有定義 STD_LOGIC_VECTOR 的“+” 操作 解決方法: 加載 ieee. std_logic_unsigned 程序

17、包 use ieee std_logic_unsigned. all;3-6 在 VHDL 設(shè)計中， 給時序電路清零(復(fù)位) 有兩種不同方法， 它們是什么? 解: 設(shè) Q 定義成信號， 一種方法: Q=“000000”; 其中“000000” 反映出信號 Q 的位寬度。 第二種方法: Q0 ) ; 其中 OTHERS=0 不需要給出信號 Q 的位寬度， 即可對 Q 清零。 3-8 設(shè)計一個具有同步置 1， 異步清零的 D 觸發(fā)器。LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DFF1 IS PORT(CLK,D,CLR,SET:IN STD

18、_LOGIC; Q:OUT STD_LOGIC); END DFF1;ARCHITECTURE BHV OF DFF1 IS BEGIN PROCESS(CLK,CLR,SET) BEGIN IF CLR=1 THEN Q=1; ELSIF CLKEVENT AND CLK=1 THEN IF SET=0 THEN Q=0; ELSE Q=D; END IF; END IF; END PROCESS; END BHV;第5章1. VHDL中并行語句有哪些？它們執(zhí)行特點是什么？P1101)進(jìn)程描述語句; 2)并行信號賦值語句; 3)條件信號賦值語句;4)并行過程調(diào)用語句和塊語句。 2.條件信號賦值語句和選擇信號賦值語句使用時有什么不同點，分別與進(jìn)程中的哪種語句等效？P111112條件測試具有順序性，各條件語句的范圍允許有重疊。類似IF 語句。 在應(yīng)用選擇信號賦值語句的時候應(yīng)注意: (1)各條件同時測試，不能有重疊的條件分支。 (2) 最后條件可為 others。否則，其它條件必須能包含表達(dá)式的所有可能值。 (3) 選擇信號賦值語句與進(jìn)程中的 case 語句等價。3. 塊語句的作用？P113 塊語句將一系列并行描述語句進(jìn)行組合，目的是改善并行語句及其結(jié)構(gòu)的可 讀性?？墒菇Y(jié)構(gòu)體層次鮮明，結(jié)構(gòu)明確。4. 元件例化