第6章實(shí)用狀態(tài)機(jī)設(shè)計(jì)技術(shù)

1、EDAEDA技術(shù)及其應(yīng)用技術(shù)及其應(yīng)用第第6 6章章 實(shí)用狀態(tài)機(jī)設(shè)計(jì)技術(shù)實(shí)用狀態(tài)機(jī)設(shè)計(jì)技術(shù) 有限狀態(tài)機(jī)有限狀態(tài)機(jī)（Finite-State Machine, FSM） FSM簡(jiǎn)稱狀態(tài)機(jī)，是表示有限個(gè)狀態(tài)以及在這些狀簡(jiǎn)稱狀態(tài)機(jī)，是表示有限個(gè)狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動(dòng)作等行為的數(shù)學(xué)模型。態(tài)之間的轉(zhuǎn)移和動(dòng)作等行為的數(shù)學(xué)模型。 傳統(tǒng)時(shí)序電路的控制流程是傳統(tǒng)時(shí)序電路的控制流程是順序順序的：遵循事先設(shè)定的：遵循事先設(shè)定的邏輯，從頭到尾地執(zhí)行。很少有事件能改變標(biāo)準(zhǔn)執(zhí)的邏輯，從頭到尾地執(zhí)行。很少有事件能改變標(biāo)準(zhǔn)執(zhí)行流程。行流程。 FSM能處理能處理任何順序的事件任何順序的事件（輸入），并提供有意（輸入），

2、并提供有意義的響應(yīng)（輸出）義的響應(yīng)（輸出）即使這些事件發(fā)生的順序和預(yù)即使這些事件發(fā)生的順序和預(yù)計(jì)的不同。計(jì)的不同。 o 狀態(tài)機(jī)可歸納為狀態(tài)機(jī)可歸納為4個(gè)要素，即現(xiàn)態(tài)、條件、動(dòng)作、次態(tài)個(gè)要素，即現(xiàn)態(tài)、條件、動(dòng)作、次態(tài)。“現(xiàn)態(tài)現(xiàn)態(tài)”和和“條件條件”是因，是因，“動(dòng)作動(dòng)作”和和“次態(tài)次態(tài)”是果是果。 現(xiàn)態(tài)現(xiàn)態(tài)：指當(dāng)前所處狀態(tài)。：指當(dāng)前所處狀態(tài)。 條件條件：又稱為：又稱為“事件事件”。當(dāng)一個(gè)條件滿足，將會(huì)觸發(fā)。當(dāng)一個(gè)條件滿足，將會(huì)觸發(fā)一個(gè)動(dòng)作，或執(zhí)行一次狀態(tài)的轉(zhuǎn)移。一個(gè)動(dòng)作，或執(zhí)行一次狀態(tài)的轉(zhuǎn)移。 動(dòng)作動(dòng)作：動(dòng)作執(zhí)行后，可以轉(zhuǎn)移到新狀態(tài)，也可以保持：動(dòng)作執(zhí)行后，可以轉(zhuǎn)移到新狀態(tài)，也可以保持原狀態(tài)。動(dòng)作

3、不是必需的。原狀態(tài)。動(dòng)作不是必需的。 次態(tài)次態(tài)：條件滿足后創(chuàng)新建立的新狀態(tài)。：條件滿足后創(chuàng)新建立的新狀態(tài)?！按螒B(tài)次態(tài)”是相是相對(duì)于對(duì)于“現(xiàn)態(tài)現(xiàn)態(tài)”而言的；而言的；“次態(tài)次態(tài)”一旦被激活，就轉(zhuǎn)變成一旦被激活，就轉(zhuǎn)變成新的新的“現(xiàn)態(tài)現(xiàn)態(tài)”了。了。 案例一：電梯門FSM案例二：接收器FSM 按輸出按輸出Y與現(xiàn)態(tài)與現(xiàn)態(tài)Qn及輸入及輸入X 的關(guān)系分：的關(guān)系分：Moore型型：輸出只和現(xiàn)態(tài)有關(guān)，沒有輸入。輸出只和現(xiàn)態(tài)有關(guān)，沒有輸入。Mealy型：輸出不僅和現(xiàn)態(tài)有關(guān)，還和輸入有關(guān)。型：輸出不僅和現(xiàn)態(tài)有關(guān)，還和輸入有關(guān)。 （由于輸出會(huì)受到輸入的干擾，可能會(huì)產(chǎn)生毛刺（由于輸出會(huì)受到輸入的干擾，可能會(huì)產(chǎn)生毛刺（G

4、itch）現(xiàn)象）現(xiàn)象） Z組合電路組合電路觸發(fā)器觸發(fā)器CPXYQZ組合電路組合電路觸發(fā)器觸發(fā)器CPYQMoore型型：Mealy型：型：Y=F1 (Qn )Y=F1 ( X, Qn )6.1 6.1 有限狀態(tài)機(jī)設(shè)計(jì)初步有限狀態(tài)機(jī)設(shè)計(jì)初步 （1 1） 為什么使用狀態(tài)機(jī)為什么使用狀態(tài)機(jī) （其優(yōu)勢(shì)在哪里其優(yōu)勢(shì)在哪里？）？） 1、克服了純硬件數(shù)字系統(tǒng)、克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活順序方式控制不靈活的缺點(diǎn)。的缺點(diǎn)。2、由于狀態(tài)機(jī)的、由于狀態(tài)機(jī)的結(jié)構(gòu)相對(duì)簡(jiǎn)單結(jié)構(gòu)相對(duì)簡(jiǎn)單，設(shè)計(jì)方案相對(duì)固定。，設(shè)計(jì)方案相對(duì)固定。3、狀態(tài)機(jī)容易構(gòu)成、狀態(tài)機(jī)容易構(gòu)成性能良好性能良好的同步時(shí)序邏輯模塊。的同步時(shí)序邏輯模塊

5、。4、狀態(tài)機(jī)的、狀態(tài)機(jī)的VHDL表述豐富多樣表述豐富多樣、有其獨(dú)到的好處。、有其獨(dú)到的好處。5、在、在高速運(yùn)算和控制高速運(yùn)算和控制方面，狀態(tài)機(jī)更有其巨大的優(yōu)勢(shì)。方面，狀態(tài)機(jī)更有其巨大的優(yōu)勢(shì)。6、高可靠性高可靠性。6.1 6.1 有限狀態(tài)機(jī)設(shè)計(jì)初步有限狀態(tài)機(jī)設(shè)計(jì)初步 6.1.2 數(shù)據(jù)類型定義語句數(shù)據(jù)類型定義語句 （這里將被用于（這里將被用于“狀態(tài)狀態(tài)”的定義）的定義） TYPE 數(shù)據(jù)類型名數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義數(shù)據(jù)類型定義 OF 基本數(shù)據(jù)類型基本數(shù)據(jù)類型 ; 或或 TYPE 數(shù)據(jù)類型名數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義數(shù)據(jù)類型定義 ;TYPE week IS (sun，mon，tue，wed

6、，thu，fri，sat) ; TYPE m_ state IS ( st0，st1，st2，st3，st4，st5 ) ; SIGNAL present _state，next _state : m_state ; TYPE BOOLEAN IS (FALSE，TRUE) ； TYPE my _logic IS ( 1 ，Z ，U ，0 ) ; SIGNAL s1 : my _logic ; s1 = Z ; 6.1 6.1 有限狀態(tài)機(jī)設(shè)計(jì)初步有限狀態(tài)機(jī)設(shè)計(jì)初步 6.1.3 一般有限狀態(tài)機(jī)的結(jié)構(gòu)一般有限狀態(tài)機(jī)的結(jié)構(gòu) 1. 說明部分說明部分 定義新的數(shù)據(jù)類型；定義新的數(shù)據(jù)類型； 定義狀態(tài)（信號(hào)

7、型）。定義狀態(tài)（信號(hào)型）。 ARCHITECTURE .IS TYPE FSM_ST IS (s0，s1，s2，s3); SIGNAL current_state, next_state: FSM_ST; . 6.1 6.1 有限狀態(tài)機(jī)設(shè)計(jì)初步有限狀態(tài)機(jī)設(shè)計(jì)初步 6.1.3 6.1.3 一般有限狀態(tài)機(jī)的結(jié)構(gòu)一般有限狀態(tài)機(jī)的結(jié)構(gòu) 2. 主控時(shí)序進(jìn)程主控時(shí)序進(jìn)程 負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)和在時(shí)鐘驅(qū)動(dòng)下實(shí)現(xiàn)負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)和在時(shí)鐘驅(qū)動(dòng)下實(shí)現(xiàn)狀態(tài)轉(zhuǎn)換狀態(tài)轉(zhuǎn)換，稱為，稱為“驅(qū)動(dòng)泵驅(qū)動(dòng)泵”。圖圖6-1 一般狀態(tài)機(jī)結(jié)構(gòu)圖一般狀態(tài)機(jī)結(jié)構(gòu)圖 comb_outputsstate_inputsresetclkFSM: s_ma

8、chineCOMnext_statecurrent_statePROCESSREGPROCESS6.1 6.1 有限狀態(tài)機(jī)設(shè)計(jì)初步有限狀態(tài)機(jī)設(shè)計(jì)初步 6.1.3 6.1.3 一般有限狀態(tài)機(jī)的結(jié)構(gòu)一般有限狀態(tài)機(jī)的結(jié)構(gòu) 3. 主控組合進(jìn)程主控組合進(jìn)程 即即狀態(tài)譯碼狀態(tài)譯碼進(jìn)程，進(jìn)程，根據(jù)現(xiàn)態(tài)和輸入確定次態(tài)和輸出根據(jù)現(xiàn)態(tài)和輸入確定次態(tài)和輸出。 4. 輔助進(jìn)程輔助進(jìn)程 不是必需的。常用來配合主控時(shí)序或組合進(jìn)程，以實(shí)現(xiàn)數(shù)據(jù)鎖存、算不是必需的。常用來配合主控時(shí)序或組合進(jìn)程，以實(shí)現(xiàn)數(shù)據(jù)鎖存、算法完成等功能。法完成等功能。6.1 6.1 有限狀態(tài)機(jī)設(shè)計(jì)初步有限狀態(tài)機(jī)設(shè)計(jì)初步 6.1.3 6.1.3 一般有限狀

9、態(tài)機(jī)的結(jié)構(gòu)一般有限狀態(tài)機(jī)的結(jié)構(gòu) 【例【例6-1】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY s_ machine IS PORT ( clk, reset : IN STD_LOGIC; state_ inputs : IN STD_LOGIC_VECTOR (0 TO 1); comb_ outputs : OUT INTEGER RANGE 0 TO 15 );END s_ machine;ARCHITECTURE behv OF s_ machine IS TYPE FSM_ST IS (s0, s1, s2, s3); -數(shù)據(jù)類型定義

10、，狀態(tài)符號(hào)化數(shù)據(jù)類型定義，狀態(tài)符號(hào)化 SIGNAL current _state, next _state: FSM_ST;-現(xiàn)態(tài)和次態(tài)定義為新數(shù)據(jù)類型現(xiàn)態(tài)和次態(tài)定義為新數(shù)據(jù)類型BEGIN REG: PROCESS (reset, clk) -主控時(shí)序進(jìn)程主控時(shí)序進(jìn)程 BEGIN IF reset = 1 THEN current _state = s0;-檢測(cè)異步復(fù)位信號(hào)檢測(cè)異步復(fù)位信號(hào) ELSIF clk =1 AND clk EVENT THEN current_ state comb_ outputs= 5; IF state_ inputs = 00 THEN next_ state

11、=s0; ELSE next _state comb _outputs= 8; IF state _inputs = 00 THEN next _state=s1; ELSE next _state comb _outputs= 12; IF state _inputs = 11 THEN next _state = s0; ELSE next _state comb _outputs = 14; IF state _inputs = 11 THEN next _state = s3; ELSE next _state = s0; END IF; END case; END PROCESS;

12、END behv; 6.1 6.1 有限狀態(tài)機(jī)設(shè)計(jì)初步有限狀態(tài)機(jī)設(shè)計(jì)初步 6.1.3 6.1.3 一般有限狀態(tài)機(jī)的結(jié)構(gòu)一般有限狀態(tài)機(jī)的結(jié)構(gòu) 圖圖6-2 例例6-1的工作時(shí)序的工作時(shí)序 6.1 6.1 有限狀態(tài)機(jī)設(shè)計(jì)初步有限狀態(tài)機(jī)設(shè)計(jì)初步 6.1.3 6.1.3 一般有限狀態(tài)機(jī)的結(jié)構(gòu)一般有限狀態(tài)機(jī)的結(jié)構(gòu) 圖圖6-3 通過通過State Machine Viewer觀察到的例觀察到的例6-1的狀態(tài)圖的狀態(tài)圖 6.2 Moore型有限狀態(tài)機(jī)設(shè)計(jì)型有限狀態(tài)機(jī)設(shè)計(jì) 6.2.1 多進(jìn)程有限狀態(tài)機(jī)多進(jìn)程有限狀態(tài)機(jī) 圖圖6-4 ADC0809工作時(shí)序工作時(shí)序 特點(diǎn)：特點(diǎn)： CMOS電路電路 8路模擬輸入，路模

13、擬輸入，8 bit 輸出輸出(3S門門) 與常用與常用P兼容兼容 采用逐次比較法，轉(zhuǎn)換時(shí)間約采用逐次比較法，轉(zhuǎn)換時(shí)間約100s ADC0809集成逐次比較型集成逐次比較型ADCADC0809ADC0809原理圖原理圖數(shù)字系統(tǒng)和FSMo在集成電路設(shè)計(jì)時(shí)，通?？梢詫⑾到y(tǒng)劃分為兩部分，一部分是數(shù)據(jù)單元，另一部分是控制單元。o數(shù)據(jù)單元包含保存運(yùn)算數(shù)據(jù)和運(yùn)算結(jié)果的數(shù)據(jù)寄存器，也包括完成數(shù)據(jù)運(yùn)算的組合邏輯。數(shù)據(jù)單元要產(chǎn)生輸出信號(hào)，數(shù)據(jù)運(yùn)算狀態(tài)等有用信號(hào)。o控制單元用來產(chǎn)生信號(hào)序列，以決定何時(shí)進(jìn)行何種數(shù)據(jù)運(yùn)算，控制單元要從數(shù)據(jù)單元得到條件信號(hào)，以決定繼續(xù)進(jìn)行那些數(shù)據(jù)運(yùn)算。o數(shù)據(jù)單元和控制單元中，有兩個(gè)非常重

14、要的信號(hào)，即復(fù)位信號(hào)和時(shí)鐘信號(hào)。復(fù)位信號(hào)保證了系統(tǒng)初始狀態(tài)的確定性，時(shí)鐘信號(hào)則是時(shí)序系統(tǒng)工作的必要條件。o狀態(tài)機(jī)通常在復(fù)位信號(hào)到來的時(shí)候恢復(fù)到初始狀態(tài)，每個(gè)時(shí)鐘到來的時(shí)候內(nèi)部狀態(tài)發(fā)生變化。FSM要點(diǎn)o （1）moore和mealy的區(qū)別在于輸出是否只和當(dāng)前狀態(tài)有關(guān)。o （2）狀態(tài)機(jī)的兩種基本操作：一是狀態(tài)機(jī)內(nèi)部狀態(tài)的轉(zhuǎn)換，另一是產(chǎn)生輸出信號(hào)序列。o （3）狀態(tài)機(jī)的分析可以從狀態(tài)圖入手，狀態(tài)機(jī)的設(shè)計(jì)也可以從狀態(tài)圖入手。6.2 Moore型有限狀態(tài)機(jī)設(shè)計(jì)型有限狀態(tài)機(jī)設(shè)計(jì) 6.2.1 多進(jìn)程有限狀態(tài)機(jī)多進(jìn)程有限狀態(tài)機(jī) 圖圖6-5 控制控制ADC0809采樣狀態(tài)圖采樣狀態(tài)圖 6.2 Moore6.2

15、Moore型有限狀態(tài)機(jī)設(shè)計(jì)型有限狀態(tài)機(jī)設(shè)計(jì) 6.2.1 6.2.1 多進(jìn)程有限狀態(tài)機(jī)多進(jìn)程有限狀態(tài)機(jī) 圖圖6-6 采樣狀態(tài)機(jī)結(jié)構(gòu)框圖采樣狀態(tài)機(jī)結(jié)構(gòu)框圖 6.2 Moore6.2 Moore型有限狀態(tài)機(jī)設(shè)計(jì)型有限狀態(tài)機(jī)設(shè)計(jì) 6.2.1 6.2.1 多進(jìn)程有限狀態(tài)機(jī)多進(jìn)程有限狀態(tài)機(jī) 【例【例6-2】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -來自來自0809轉(zhuǎn)換好的轉(zhuǎn)換好的8位數(shù)據(jù)位數(shù)據(jù)CLK : IN STD_LOGIC; -狀態(tài)機(jī)工作時(shí)鐘

16、狀態(tài)機(jī)工作時(shí)鐘EOC : IN STD_LOGIC; -轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換ALE : OUT STD_LOGIC; -8個(gè)模擬信號(hào)通道地址鎖存信號(hào)個(gè)模擬信號(hào)通道地址鎖存信號(hào)START : OUT STD_LOGIC; -轉(zhuǎn)換開始信號(hào)轉(zhuǎn)換開始信號(hào)OE : OUT STD_LOGIC; -數(shù)據(jù)輸出數(shù)據(jù)輸出3態(tài)控制信號(hào)態(tài)控制信號(hào)ADDA : OUT STD_LOGIC; -信號(hào)通道最低位控制信號(hào)信號(hào)通道最低位控制信號(hào)LOCK0 : OUT STD_LOGIC; -觀察數(shù)據(jù)鎖存時(shí)鐘觀察數(shù)據(jù)鎖存時(shí)鐘Q : OUT STD_LOGIC_VECTOR(7 DOW

17、NTO 0); -8位數(shù)據(jù)輸出位數(shù)據(jù)輸出END ADCINT;ARCHITECTURE behav OF ADCINT ISTYPE states IS (st0, st1, st2, st3,st4) ; -定義各狀態(tài)子類型定義各狀態(tài)子類型 SIGNAL current _state, next _state: states :=st0 ; SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; - 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號(hào)轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號(hào) 接下頁(yè)接下頁(yè) BEGINADDA = 1;-當(dāng)當(dāng)ADDA=

18、0，模擬信號(hào)進(jìn)入通道，模擬信號(hào)進(jìn)入通道IN0；當(dāng)；當(dāng)ADDA=1，則進(jìn)入通道，則進(jìn)入通道IN1 Q = REGL; LOCK0 ALE=0;START=0;LOCK=0;OE=0; next _state ALE=1;START=1;LOCK=0;OE=0; Next _state ALE=0;START=0;LOCK=0;OE=0; IF (EOC=1) THEN next _state = st3; -EOC=1表明轉(zhuǎn)換結(jié)束表明轉(zhuǎn)換結(jié)束 ELSE next _state ALE=0;START=0;LOCK=0;OE=1; Next _state ALE=0;START=0;LOCK=1;

19、OE=1; next _state next _state = st0; END CASE ; END PROCESS COM ; REG: PROCESS (CLK) BEGIN IF (CLKEVENT AND CLK=1) THEN current _state=next _state; END IF; END PROCESS REG ; - 由信號(hào)由信號(hào)current _state將當(dāng)前狀態(tài)值帶出此進(jìn)程將當(dāng)前狀態(tài)值帶出此進(jìn)程REG LATCH1: PROCESS (LOCK) - 此輔助進(jìn)程中，在此輔助進(jìn)程中，在LOCK的上升沿將轉(zhuǎn)換好的數(shù)據(jù)鎖入的上升沿將轉(zhuǎn)換好的數(shù)據(jù)鎖入 BEGIN

20、IF LOCK=1 AND LOCKEVENT THEN REGL next _state next _state IF (EOC=1) THEN next _state = st3; ELSE next _state next _state next _state next _state ALE=0;START=0;LOCK=0;OEALE=1;START=1;LOCK=0;OEALE=0;START=0;LOCK=0;OEALE=0;START=0;LOCK=0;OEALE=0;START=0;LOCK=1;OE ALE=0;START=0;LOCK=0; END CASE ; END P

21、ROCESS COM2 ; 6.2.2 單進(jìn)程單進(jìn)程Moore型有限狀態(tài)機(jī)型有限狀態(tài)機(jī) 【例【例6-4】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOORE1 IS PORT ( DATAIN :IN STD_LOGIC_VECTOR(1 DOWNTO 0); CLK,RST : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END MOORE1;ARCHITECTURE behav OF MOORE1 IS TYPE ST_TYPE IS (ST0, ST1, ST2, ST3,ST

22、4); SIGNAL C_ST : ST_TYPE ; BEGIN PROCESS(CLK,RST) -混合進(jìn)程（組合混合進(jìn)程（組合+時(shí)序）時(shí)序） BEGIN IF RST =1 THEN C_ST = ST0 ; Q IF DATAIN =10 THEN C_ST = ST1 ; ELSE C_ST = ST0 ; END IF; Q IF DATAIN =11 THEN C_ST = ST2 ; ELSE C_ST = ST1 ;END IF; Q IF DATAIN =01 THEN C_ST = ST3 ; ELSE C_ST = ST0 ;END IF; Q IF DATAIN =0

23、0 THEN C_ST = ST4 ; ELSE C_ST = ST2 ;END IF; Q IF DATAIN =11 THEN C_ST = ST0 ; ELSE C_ST = ST3 ;END IF; Q C_ST = ST0;END CASE;END IF;END PROCESS;END behav; 例例6-4單進(jìn)程狀態(tài)機(jī)狀態(tài)轉(zhuǎn)移圖單進(jìn)程狀態(tài)機(jī)狀態(tài)轉(zhuǎn)移圖 6.2.2 單進(jìn)程單進(jìn)程Moore型有限狀態(tài)機(jī)型有限狀態(tài)機(jī) st0/1001st1/0101st2/1100st3/0010st4/100110110100Not 10Not 11Not 01Not 00Not 11116.2.2

24、單進(jìn)程單進(jìn)程Moore型有限狀態(tài)機(jī)型有限狀態(tài)機(jī) 優(yōu)點(diǎn)：輸出經(jīng)鎖存（狀態(tài)機(jī)外加鎖存器），由時(shí)序器件同步輸出，優(yōu)點(diǎn)：輸出經(jīng)鎖存（狀態(tài)機(jī)外加鎖存器），由時(shí)序器件同步輸出，避免冒險(xiǎn)現(xiàn)象，無毛刺；避免冒險(xiǎn)現(xiàn)象，無毛刺； 缺點(diǎn)：輸出滯后一個(gè)時(shí)鐘周期。缺點(diǎn)：輸出滯后一個(gè)時(shí)鐘周期。6.2 Moore型有限狀態(tài)機(jī)設(shè)計(jì)型有限狀態(tài)機(jī)設(shè)計(jì) 圖圖6-9 對(duì)應(yīng)于例對(duì)應(yīng)于例6-4的二進(jìn)程狀態(tài)機(jī)工作時(shí)序圖的二進(jìn)程狀態(tài)機(jī)工作時(shí)序圖 例例6-4中二進(jìn)程中二進(jìn)程Moore型有限狀態(tài)機(jī)型有限狀態(tài)機(jī) 缺點(diǎn)：輸出由組合電路產(chǎn)生，未經(jīng)鎖存，可能有毛刺；缺點(diǎn)：輸出由組合電路產(chǎn)生，未經(jīng)鎖存，可能有毛刺； 優(yōu)點(diǎn)：輸出不滯后優(yōu)點(diǎn)：輸出不滯后交通燈

25、控制器設(shè)計(jì)交通燈控制器設(shè)計(jì)由分頻模塊獲得由分頻模塊獲得1秒鐘信號(hào)秒鐘信號(hào)SEC06.3 Mealy型有限狀態(tài)機(jī)設(shè)計(jì)型有限狀態(tài)機(jī)設(shè)計(jì) 6.3 Mealy型有限狀態(tài)機(jī)設(shè)計(jì)型有限狀態(tài)機(jī)設(shè)計(jì) 【例【例6-5】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY1 ISPORT ( CLK ,DATAIN,RESET : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY1;ARCHITECTURE behav OF MEALY1 IS TYPE states IS (st0,

26、 st1, st2, st3,st4); SIGNAL STX : states ; BEGIN COMREG : PROCESS(CLK,RESET) BEGIN -決定轉(zhuǎn)換狀態(tài)的進(jìn)程決定轉(zhuǎn)換狀態(tài)的進(jìn)程 IF RESET =1 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX STX IF DATAIN = 1 THEN Q = 10000 ; ELSE Q IF DATAIN = 0 THEN

27、Q = 10111 ; ELSE Q IF DATAIN = 1 THEN Q = 10101 ; ELSE Q IF DATAIN = 0 THEN Q = 11011 ; ELSE Q IF DATAIN = 1 THEN Q = 11101 ; ELSE Q Q=00000 ; END CASE ; END PROCESS COM1 ;END behav;6.3 Mealy型有限狀態(tài)機(jī)設(shè)計(jì)型有限狀態(tài)機(jī)設(shè)計(jì) 圖圖6-10 例例6-5狀態(tài)機(jī)工作時(shí)序圖狀態(tài)機(jī)工作時(shí)序圖 6.3 Mealy6.3 Mealy型有限狀態(tài)機(jī)設(shè)計(jì)型有限狀態(tài)機(jī)設(shè)計(jì) 【例【例6-6】LIBRARY IEEE; -MEALY

28、 FSMUSE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY2 IS PORT ( CLK ,DATAIN,RESET : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY2;ARCHITECTURE behav OF MEALY2 IS TYPE states IS (st0, st1, st2, st3,st4); SIGNAL STX : states ; SIGNAL Q1 : STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN COMREG : PROCESS(CL

29、K,RESET) -決定轉(zhuǎn)換狀態(tài)的進(jìn)程決定轉(zhuǎn)換狀態(tài)的進(jìn)程 BEGIN IF RESET =1 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX STX IF DATAIN=1 THEN Q2 :=10000; ELSE Q2:=01010; END IF; WHEN st1= IF DATAIN=0 THEN Q2 :=10111; ELSE Q2:=10100; END IF; WHEN st2=

30、 IF DATAIN=1 THEN Q2 :=10101; ELSE Q2:=10011; END IF; WHEN st3= IF DATAIN=0 THEN Q2 :=11011; ELSE Q2:=01001; END IF; WHEN st4= IF DATAIN=1 THEN Q2 :=11101; ELSE Q2:=01101; END IF; WHEN OTHERS = Q2:=00000 ; END CASE ; IF CLKEVENT AND CLK = 1 THEN Q1=Q2; END IF; END PROCESS COM1 ; Q = Q1 ;END behav; 6

31、.3 Mealy型有限狀態(tài)機(jī)設(shè)計(jì)型有限狀態(tài)機(jī)設(shè)計(jì) 圖圖6-11 例例6-6狀態(tài)機(jī)工作時(shí)序圖狀態(tài)機(jī)工作時(shí)序圖 6.4 狀態(tài)編碼狀態(tài)編碼 6.4.1 狀態(tài)位直接輸出型編碼狀態(tài)位直接輸出型編碼 START=current_state(4)； ALE=current_state(3)；OE=current_state(2)； LOCK=current_state(1) ； 狀態(tài)狀態(tài) 狀狀 態(tài)態(tài) 編編 碼碼STARTALEOELOCKB功功 能能 說說 明明ST0 00000初始態(tài)初始態(tài)ST111000啟動(dòng)轉(zhuǎn)換啟動(dòng)轉(zhuǎn)換ST200001若測(cè)得若測(cè)得EOC=1時(shí)，轉(zhuǎn)下一狀態(tài)時(shí)，轉(zhuǎn)下一狀態(tài)ST3ST30010

32、0輸出轉(zhuǎn)換好的數(shù)據(jù)輸出轉(zhuǎn)換好的數(shù)據(jù)ST400110利用利用LOCK的上升沿將轉(zhuǎn)換好的數(shù)據(jù)鎖存的上升沿將轉(zhuǎn)換好的數(shù)據(jù)鎖存表表6-1 控制信號(hào)狀態(tài)編碼表控制信號(hào)狀態(tài)編碼表 6.4 6.4 狀態(tài)編碼狀態(tài)編碼 6.4.1 6.4.1 狀態(tài)位直接輸出型編碼狀態(tài)位直接輸出型編碼 【例【例6-7】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY AD0809 IS. PORT (D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK ,EOC : IN STD_LOGIC; ALE, START, OE, ADDA : OUT STD_

33、LOGIC; c _state : OUT STD_LOGIC_VECTOR(4 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END AD0809;ARCHITECTURE behav OF AD0809 ISSIGNAL current _state, next _state: STD_LOGIC_VECTOR(4 DOWNTO 0 ); CONSTANT st0 : STD_LOGIC_VECTOR(4 DOWNTO 0) := 00000 ; CONSTANT st1 : STD_LOGIC_VECTOR(4 DOWNTO 0) :=

34、11000 ; CONSTANT st2 : STD_LOGIC_VECTOR(4 DOWNTO 0) := 00001 ; CONSTANT st3 : STD_LOGIC_VECTOR(4 DOWNTO 0) := 00100 ; CONSTANT st4 : STD_LOGIC_VECTOR(4 DOWNTO 0) := 00110 ; SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; BEGINADDA = 1; Q = REGL; START=current_state(4); ALE=curre

35、nt_state(3); OE=current_state(2); LOCK=current_state(1);c_state next _state next _state IF (EOC=1) THEN next _state = st3; -EOC=1表明轉(zhuǎn)換結(jié)束表明轉(zhuǎn)換結(jié)束 ELSE next _state next _state next _state next _state = st0; END CASE ; END PROCESS COM ; REG: PROCESS (CLK) BEGIN IF (CLKEVENT AND CLK=1) THEN current _state=

36、next _state; END IF; END PROCESS REG ; - 由信號(hào)由信號(hào)current _state將當(dāng)前狀態(tài)值帶出此進(jìn)程將當(dāng)前狀態(tài)值帶出此進(jìn)程:REG LATCH1: PROCESS (LOCK) - 此進(jìn)程中，在此進(jìn)程中，在LOCK的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入 BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL next_state next_state next_state = st0; END case; 6.5 非法狀態(tài)處理非法狀態(tài)處理 【例【例6-10】alarm = (st0 AND (st1 OR s

37、t2 OR st3 OR st4 OR st5) OR (st1 AND (st0 OR st2 OR st3 OR st4 OR st5) OR (st2 AND (st0 OR st1 OR st3 OR st4 OR st5) OR (st3 AND (st0 OR st1 OR st2 OR st4 OR st5) OR (st4 AND (st0 OR st1 OR st2 OR st3 OR st5) OR (st5 AND (st0 OR st1 OR st2 OR st3 OR st4) ;習(xí)習(xí) 題題 6-1. 仿照例仿照例6-1，將例，將例6-4用兩個(gè)進(jìn)程，即一個(gè)時(shí)序進(jìn)程，一

38、個(gè)組合用兩個(gè)進(jìn)程，即一個(gè)時(shí)序進(jìn)程，一個(gè)組合進(jìn)程表達(dá)出來。進(jìn)程表達(dá)出來。6-2. 為確保例為確保例6-5的狀態(tài)機(jī)輸出信號(hào)沒有毛刺，試用例的狀態(tài)機(jī)輸出信號(hào)沒有毛刺，試用例6-4的方式構(gòu)的方式構(gòu)成一個(gè)單進(jìn)程狀態(tài)，使輸出信號(hào)得到可靠鎖存，在相同輸入信號(hào)條件下，成一個(gè)單進(jìn)程狀態(tài)，使輸出信號(hào)得到可靠鎖存，在相同輸入信號(hào)條件下，給出兩程序的仿真波形。給出兩程序的仿真波形。6-3. 序列檢測(cè)器可用于檢測(cè)一組或多組由二進(jìn)制碼組成的脈沖序列信序列檢測(cè)器可用于檢測(cè)一組或多組由二進(jìn)制碼組成的脈沖序列信號(hào)，當(dāng)序列檢測(cè)器連續(xù)收到一組串行二進(jìn)制碼后，如果這組碼與檢測(cè)器號(hào)，當(dāng)序列檢測(cè)器連續(xù)收到一組串行二進(jìn)制碼后，如果這組碼與

39、檢測(cè)器中預(yù)先設(shè)置的碼相同，則輸出中預(yù)先設(shè)置的碼相同，則輸出1，否則輸出，否則輸出0。由于這種檢測(cè)的關(guān)鍵在。由于這種檢測(cè)的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測(cè)器必須記住前一次的正確于正確碼的收到必須是連續(xù)的，這就要求檢測(cè)器必須記住前一次的正確碼及正確序列，直到在連續(xù)的檢測(cè)中所收到的每一位碼都與預(yù)置數(shù)的對(duì)碼及正確序列，直到在連續(xù)的檢測(cè)中所收到的每一位碼都與預(yù)置數(shù)的對(duì)應(yīng)碼相同。在檢測(cè)過程中，任何一位不相等都將回到初始狀態(tài)重新開始應(yīng)碼相同。在檢測(cè)過程中，任何一位不相等都將回到初始狀態(tài)重新開始檢測(cè)。例檢測(cè)。例6-11描述的電路完成對(duì)序列數(shù)描述的電路完成對(duì)序列數(shù)“11100101”的檢測(cè)，當(dāng)這的

40、檢測(cè)，當(dāng)這一串序列數(shù)高位在前一串序列數(shù)高位在前(左移左移)串行進(jìn)入檢測(cè)器后，若此數(shù)與預(yù)置的密碼數(shù)串行進(jìn)入檢測(cè)器后，若此數(shù)與預(yù)置的密碼數(shù)相同，則輸出相同，則輸出“A”，否則仍然輸出，否則仍然輸出“B”。 習(xí)習(xí) 題題 【例【例6-11】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK IS PORT(DIN，CLK，CLR : IN STD_LOGIC; -串行輸入數(shù)據(jù)位串行輸入數(shù)據(jù)位/工作時(shí)鐘工作時(shí)鐘/復(fù)位信號(hào)復(fù)位信號(hào) AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -檢測(cè)結(jié)果輸出檢測(cè)結(jié)果輸出END SCHK

41、;ARCHITECTURE behav OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 8 ; SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); -8位待檢測(cè)預(yù)置數(shù)位待檢測(cè)預(yù)置數(shù)(密碼密碼=E5H)BEGIN D = 11100101 ; -8位待檢測(cè)預(yù)置數(shù)位待檢測(cè)預(yù)置數(shù) PROCESS( CLK, CLR ) BEGIN IF CLR = 1 THEN Q IF DIN = D(7) THEN Q = 1 ; ELSE Q IF DIN = D(6) THEN Q = 2 ; ELSE Q IF DIN = D(5) THEN

42、 Q = 3 ; ELSE Q IF DIN = D(4) THEN Q = 4 ; ELSE Q IF DIN = D(3) THEN Q = 5 ; ELSE Q IF DIN = D(2) THEN Q = 6 ; ELSE Q IF DIN = D(1) THEN Q = 7 ; ELSE Q IF DIN = D(0) THEN Q = 8 ; ELSE Q Q = 0 ; END CASE ; END IF ; END PROCESS ; PROCESS( Q ) -檢測(cè)結(jié)果判斷輸出檢測(cè)結(jié)果判斷輸出 BEGIN IF Q = 8 THEN AB = 1010 ; -序列數(shù)檢測(cè)正確，

43、輸出序列數(shù)檢測(cè)正確，輸出 “A” ELSE AB = 1011 ; -序列數(shù)檢測(cè)錯(cuò)誤，輸出序列數(shù)檢測(cè)錯(cuò)誤，輸出 “B” END IF ; END PROCESS ;END behav ; 習(xí)習(xí) 題題 6-4. 根據(jù)圖根據(jù)圖6-14(a)所示的狀態(tài)圖，分別按照?qǐng)D所示的狀態(tài)圖，分別按照?qǐng)D6-14(b)和圖和圖6-14(c)寫出對(duì)應(yīng)結(jié)構(gòu)的寫出對(duì)應(yīng)結(jié)構(gòu)的VHDL狀態(tài)機(jī)。狀態(tài)機(jī)。 圖圖6-14 習(xí)題習(xí)題6-4狀態(tài)圖狀態(tài)圖 習(xí)習(xí) 題題 6-5. 在不改變?cè)a功能的條件下用兩種方法改寫例在不改變?cè)a功能的條件下用兩種方法改寫例6-2，使其輸出的控，使其輸出的控制信號(hào)制信號(hào)(ALE、START、OE、LO

44、CK)沒有毛刺。沒有毛刺。方法方法1：將輸出信號(hào)鎖存后輸出；：將輸出信號(hào)鎖存后輸出；方法方法2：使用狀態(tài)碼直接輸出型狀態(tài)機(jī)，并比較這三種狀態(tài)機(jī)的特點(diǎn)。：使用狀態(tài)碼直接輸出型狀態(tài)機(jī)，并比較這三種狀態(tài)機(jī)的特點(diǎn)。實(shí)驗(yàn)與實(shí)踐實(shí)驗(yàn)與實(shí)踐 6-1. 序列檢測(cè)器設(shè)計(jì)序列檢測(cè)器設(shè)計(jì) 6-2. ADC0809采樣控制電路實(shí)現(xiàn)采樣控制電路實(shí)現(xiàn) 6-3. 基于基于0809的數(shù)據(jù)采集電路和簡(jiǎn)易存儲(chǔ)示波器設(shè)計(jì)的數(shù)據(jù)采集電路和簡(jiǎn)易存儲(chǔ)示波器設(shè)計(jì) 實(shí)驗(yàn)與實(shí)踐實(shí)驗(yàn)與實(shí)踐 圖圖6-15 ADC0809采樣電路系統(tǒng)：采樣電路系統(tǒng)：RSV.bdf 實(shí)驗(yàn)與實(shí)踐實(shí)驗(yàn)與實(shí)踐 【例【例6-12】LIBRARY IEEE;USE IEEE.

45、STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10B IS PORT (LOCK0,CLR : IN STD_LOGIC; CLK : IN STD_LOGIC; WE : IN STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR(8 DOWNTO 0); CLKOUT : OUT STD_LOGIC ); END CNT10B;ARCHITECTURE behav OF CNT10B IS SIGNAL CQI : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL C

46、LK0 : STD_LOGIC;BEGINCLK0 = LOCK0 WHEN WE=1 ELSE CLK; PROCESS(CLK0,CLR,CQI) BEGIN IF CLR = 1 THEN CQI = 000000000; ELSIF CLK0EVENT AND CLK0 = 1 THEN CQI = CQI + 1; END IF; END PROCESS; DOUT = CQI; CLKOUT = CLK0;END behav; 實(shí)驗(yàn)與實(shí)踐實(shí)驗(yàn)與實(shí)踐 6-4 . 基于基于5510/5651的數(shù)字存儲(chǔ)示波器設(shè)計(jì)的數(shù)字存儲(chǔ)示波器設(shè)計(jì) 示波器FPGA高速ADC時(shí)鐘CLKA/D采樣控制器分頻

47、器模擬信號(hào)輸入地址發(fā)生計(jì)數(shù)器雙口RAM鋸齒波波形數(shù)據(jù)輸出YXDACDAC圖圖6-16 存儲(chǔ)示波器結(jié)構(gòu)簡(jiǎn)圖存儲(chǔ)示波器結(jié)構(gòu)簡(jiǎn)圖實(shí)驗(yàn)與實(shí)踐實(shí)驗(yàn)與實(shí)踐 6-4 . 基于基于5510/5651的數(shù)字存儲(chǔ)示波器設(shè)計(jì)的數(shù)字存儲(chǔ)示波器設(shè)計(jì) 圖圖6-17 TLC5510引腳圖引腳圖 實(shí)驗(yàn)與實(shí)踐實(shí)驗(yàn)與實(shí)踐 6-4 . 基于基于5510/5651的數(shù)字存儲(chǔ)示波器設(shè)計(jì)的數(shù)字存儲(chǔ)示波器設(shè)計(jì) 圖圖6-18 TLC5510采樣時(shí)序圖采樣時(shí)序圖 實(shí)驗(yàn)與實(shí)踐實(shí)驗(yàn)與實(shí)踐 6-5. VGA彩條信號(hào)顯示控制器設(shè)計(jì)彩條信號(hào)顯示控制器設(shè)計(jì) 圖圖6-19 VGA行掃描、場(chǎng)掃描時(shí)序示意圖行掃描、場(chǎng)掃描時(shí)序示意圖 RGBHSTaTbTcTdT

48、eTfTg圖像行消隱下一行圖像行消隱行同步RGBVSTaTbTcTdTeTfTg圖像場(chǎng)消隱下一行圖像場(chǎng)消隱場(chǎng)同步實(shí)驗(yàn)與實(shí)踐實(shí)驗(yàn)與實(shí)踐 6-5. VGA彩條信號(hào)顯示控制器設(shè)計(jì)彩條信號(hào)顯示控制器設(shè)計(jì) 表表6-4 行掃描時(shí)序要求：行掃描時(shí)序要求：(單位：像素，即輸出一個(gè)像素單位：像素，即輸出一個(gè)像素Pixel的時(shí)間間隔的時(shí)間間隔) 行同步頭行同步頭行圖像行圖像行周期行周期對(duì)應(yīng)位置對(duì)應(yīng)位置TfTaTbTcTdTeTg時(shí)間時(shí)間(Pixels)8964086408800實(shí)驗(yàn)與實(shí)踐實(shí)驗(yàn)與實(shí)踐 6-5. VGA彩條信號(hào)顯示控制器設(shè)計(jì)彩條信號(hào)顯示控制器設(shè)計(jì) 表表6-5 場(chǎng)掃描時(shí)序要求：場(chǎng)掃描時(shí)序要求：(單元：行

49、，即輸出一行單元：行，即輸出一行Line的時(shí)間間隔的時(shí)間間隔) 對(duì)應(yīng)位置對(duì)應(yīng)位置TfTaTbTcTdTeTg時(shí)間時(shí)間(Lines)222584808525行同步頭行同步頭行圖像行圖像行周期行周期實(shí)驗(yàn)與實(shí)踐實(shí)驗(yàn)與實(shí)踐 6-5. VGA彩條信號(hào)顯示控制器設(shè)計(jì)彩條信號(hào)顯示控制器設(shè)計(jì) 圖圖6-20 HS和和VS的時(shí)序圖的時(shí)序圖 實(shí)驗(yàn)與實(shí)踐實(shí)驗(yàn)與實(shí)踐 6-5. VGA彩條信號(hào)顯示控制器設(shè)計(jì)彩條信號(hào)顯示控制器設(shè)計(jì) 圖圖6-20 HS和和VS的時(shí)序圖的時(shí)序圖 實(shí)驗(yàn)與實(shí)踐實(shí)驗(yàn)與實(shí)踐 6-5. VGA彩條信號(hào)顯示控制器設(shè)計(jì)彩條信號(hào)顯示控制器設(shè)計(jì) 表表6-6 顏色編碼顏色編碼 顏色顏色黑黑藍(lán)藍(lán)紅紅品品綠綠青青黃黃

50、白白R(shí)00001111G00110011B01010101實(shí)驗(yàn)與實(shí)踐實(shí)驗(yàn)與實(shí)踐 6-5. VGA彩條信號(hào)顯示控制器設(shè)計(jì)彩條信號(hào)顯示控制器設(shè)計(jì) 【例【例6-13】LIBRARY IEEE; - VGA顯示器顯示器 彩條彩條 發(fā)生器發(fā)生器USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COLOR IS PORT ( CLK, MD : IN STD_LOGIC; HS, VS, R, G, B : OUT STD_LOGIC ); - 行場(chǎng)同步行場(chǎng)同步/紅，綠，蘭紅，綠，蘭END COLOR;ARCHITECTU

51、RE behav OF COLOR IS SIGNAL HS1,VS1,FCLK,CCLK : STD_LOGIC; SIGNAL MMD : STD_LOGIC_VECTOR(1 DOWNTO 0);- 方式選擇方式選擇 SIGNAL FS : STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL CC : STD_LOGIC_VECTOR(4 DOWNTO 0); -行同步行同步/橫彩條生成橫彩條生成 SIGNAL LL : STD_LOGIC_VECTOR(8 DOWNTO 0); -場(chǎng)同步場(chǎng)同步/豎彩條生成豎彩條生成 SIGNAL GRBX : STD_LOGIC

52、_VECTOR(3 DOWNTO 1);- X橫彩條橫彩條 SIGNAL GRBY : STD_LOGIC_VECTOR(3 DOWNTO 1);- Y豎彩條豎彩條 SIGNAL GRBP : STD_LOGIC_VECTOR(3 DOWNTO 1); SIGNAL GRB : STD_LOGIC_VECTOR(3 DOWNTO 1);BEGIN GRB(2) = (GRBP(2) XOR MD) AND HS1 AND VS1; GRB(3) = (GRBP(3) XOR MD) AND HS1 AND VS1; GRB(1) = (GRBP(1) XOR MD) AND HS1 AND VS1; PROCESS( MD ) (接下頁(yè)接下頁(yè))