編碼器和譯碼器的設計

1、長沙理工大學計算機組成原理課程設計報告編碼器和譯碼器的設計 劉 寶學 院 計算機與通信工程 專 業(yè) 計算機科學與技術(shù) 班 級 085010502 學 號 200550080229 學生姓名 劉寶 指導教師 肖曉麗 課程成績 完成日期 2007年1月18日 課程設計任務書計算機與通信工程學院 計算機科學與技術(shù)專業(yè) 課程名稱計算機組成原理課程設計時間20072008學年第一學期1920周學生姓名劉寶指導老師 肖曉麗題 目編碼器和譯碼器的設計主要內(nèi)容：本課程設計要求利用硬件描述語言vhdl的設計思想，設計計算機電路中編碼器和譯碼器的各個模塊，系統(tǒng)設計要求采用自頂向下的設計方法，系統(tǒng)采用vhdl語言編

2、程實現(xiàn)，并對各模塊進行仿真驗證和分析。要求：（1）通過對相應文獻的收集、分析以及總結(jié)，給出相應課題的背景、意義及現(xiàn)狀研究分析。（2）通過課題設計，掌握計算機組成原理的分析方法和設計方法。（3）學生按要求編寫課程設計報告書，能正確闡述設計和實驗結(jié)果。（4）學生應抱著嚴謹認真的態(tài)度積極投入到課程設計過程中，認真查閱相應文獻以及實現(xiàn)，給出個人分析、設計以及實現(xiàn)。應當提交的文件：（1）課程設計報告。（2）課程設計附件（主要是源程序）。課程設計成績評定學 院 計算機通信工程 專 業(yè) 計算機科學與技術(shù) 班 級 計05-02 班 學 號 200550080229 學生姓名 劉寶 指導教師 肖曉麗 課程成績

3、完成日期 2008年1月18日 指導教師對學生在課程設計中的評價評分項目優(yōu)良中及格不及格課程設計中的創(chuàng)造性成果學生掌握課程內(nèi)容的程度課程設計完成情況課程設計動手能力文字表達學習態(tài)度規(guī)范要求課程設計論文的質(zhì)量指導教師對課程設計的評定意見綜合成績 指導教師簽字 年 月 日編碼器和譯碼器的設計 學生姓名：劉寶 指導老師：肖曉麗摘 要 編碼器與譯碼器是計算機電路中基本的器件，本課程設計采用eda技術(shù)設計編碼和譯碼器。編碼器由八-三優(yōu)先編碼器作為實例代表，而譯碼器則包含三-八譯碼器和二-四譯碼器兩個實例模塊組成。課程設計采用硬件描述語言vhdl把電路按模塊化方式進行設計，然后進行編程、時序仿真和分析等。

4、課程設計結(jié)構(gòu)簡單，使用方便，具有一定的應用價值。關(guān)鍵字 計算機電路；eda；編碼器；譯碼器目錄1引 言11.1 設計的目的11.2 設計的基本內(nèi)容12 eda、vhdl簡介12.1 eda技術(shù)12.1.1 eda技術(shù)的概念12.1.2 eda技術(shù)的特點22.2 硬件描述語言vhdl22.2.1 vhdl的簡介22.2.2 vhdl語言的特點22.2.3 vhdl的設計流程33 設計規(guī)劃過程43.1編碼器的工作原理43.2譯碼器的工作原理43.3課程設計中各部分的設計43.3.1八-三優(yōu)先編碼器的設計43.3.2三-八譯碼器的設計53.3.3二-四譯碼器的設計64 系統(tǒng)仿真74.1八-三優(yōu)先編碼

5、器仿真及分析74.2三-八譯碼器仿真及分析84.3二-四譯碼器仿真及分析8結(jié)束語10致謝11參考文獻12附錄131引 言 隨著社會的發(fā)展，科學技術(shù)也在不斷的進步。計算機從先前的采用半導體技術(shù)實現(xiàn)的計算器到現(xiàn)在廣泛應用的采用高集成度芯片實現(xiàn)的多功能計算器。計算機電路是計算機的重要組成部分，了解計算機電路的知識是促進計算機的發(fā)展的先決條件。而編碼器和譯碼器是計算機電路中的基本器件，對它們的了解可以為以后的進一步深化研究打下一個良好的基礎。本設計主要介紹的是一個基于超高速硬件描述語言vhdl對計算機電路中編碼器和譯碼器進行編程實現(xiàn)。1.1 設計的目的本次設計的目的就是通過實踐掌握計算機組成原理的分析

6、方法和設計方法，了解eda技術(shù)并掌握vhdl硬件描述語言的設計方法和思想。以計算機組成原理為指導，通過學習的vhdl語言結(jié)合電子電路的設計知識理論聯(lián)系實際，掌握所學的課程知識和基本單元電路的綜合設計應用。通過對編碼器和譯碼器的設計，鞏固和綜合運用所學知識，提高ic設計能力，提高分析、解決計算機技術(shù)實際問題的獨立工作能力。1.2 設計的基本內(nèi)容根據(jù)計算機組成原理中組合邏輯電路設計的原理，利用vhdl設計計算機電路中編碼器和譯碼器的各個模塊，并使用eda 工具對各模塊進行仿真驗證和分析。編碼器由八-三優(yōu)先編碼器作為實例代表，而譯碼器則包含三-八譯碼器和二-四譯碼器兩個實例模塊組成。2 eda、vh

7、dl簡介2.1 eda技術(shù)2.1.1 eda技術(shù)的概念eda是電子設計自動化(e1echonicsdes5pamtom60n)的縮寫。由于它是一門剛剛發(fā)展起來的新技術(shù)，涉及面廣，內(nèi)容豐富，理解各異。從eda技術(shù)的幾個主要方面的內(nèi)容來看，可以理解為：eda技術(shù)是以大規(guī)模可編程邏輯器件為設計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達方式，以計算機、大規(guī)模可編程邏輯器件的開發(fā)軟件及實驗開發(fā)系統(tǒng)為設計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設計電子系統(tǒng)到硬件系統(tǒng)的一門新技術(shù)。2.1.2 eda技術(shù)的特點采用可編程器件，通過設計芯片來實現(xiàn)系統(tǒng)功能。采用硬件描述語言作為設計輸入和庫(libraly

8、)的引入，由設計者定義器件的內(nèi)部邏輯和管腳，將原來由電路板設計完成的大部分工作故在芯片的設計中進行。由于管腳定義的靈活性，大大減輕了電路圖設計和電路板設計的工作量和難度，有效增強了設計的靈活性，提高了工作效率。并且可減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高了系統(tǒng)的性能和可靠性。能全方位地利用計算機自動設計、仿真和調(diào)試。2.2 硬件描述語言vhdl2.2.1 vhdl的簡介vhdl語言是一種用于電路設計的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設計語言。但是，由于它在一定程度上滿足了當時的設計需求，于是他在1

9、987年成為a i/ieee的標準（ieee std 1076-1987）。1993年更進一步修訂，變得更加完備，成為a i/ieee的a i/ieee std 1076-1993標準。目前，大多數(shù)的cad廠商出品的eda軟件都兼容了這種標準。vhdl的英文全寫是：vhsic（very high eed integrated circuit）hardware descriptiong language.翻譯成中文就是超高速集成電路硬件描述語言。因此它的應用主要是應用在數(shù)字電路的設計中。2.2.2 vhdl語言的特點vhdl是一種用普通文本形式設計數(shù)字系統(tǒng)的硬件描述語言，主要用于描述數(shù)字系統(tǒng)的結(jié)

10、構(gòu)、行為、功能和接口，可以在任何文字處理軟件環(huán)境中編輯。除了含有許多具有硬件特征的語句外，其形式、描述風格及語法十分類似于計算機高級語言。vhdl程序?qū)⒁豁椆こ淘O計項目（或稱設計實體）分成描述外部端口信號的可視部分和描述端口信號之間邏輯關(guān)系的內(nèi)部不可視部分，這種將設計項目分成內(nèi)、外兩個部分的概念是硬件描述語言（hdl）的基本特征。當一個設計項目定義了外部界面（端口），在其內(nèi)部設計完成后，其他的設計就可以利用外部端口直接調(diào)用這個項目。vhdl的主要特點如下：1. 作為hdl的第一個國際標準，vhdl具有很強的可移植性。2. 具有豐富的模擬仿真語句和庫函數(shù)，隨時可對設計進行仿真模擬，因而能將設計中

11、的錯誤消除在電路系統(tǒng)裝配之前，在設計早期就能檢查設計系統(tǒng)功能的可行性，有很強的預測能力。3. vhdl有良好的可讀性，接近高級語言，容易理解。4. 系統(tǒng)設計與硬件結(jié)構(gòu)無關(guān)，方便了工藝的轉(zhuǎn)換，也不會因工藝變化而使描述過時。5. 支持模塊化設計，可將大規(guī)模設計項目分解成若干個小項目，還可以把已有的設計項目作為一個模塊調(diào)用。6. 對于用vhdl完成的一個確定設計，可以利用eda工具進行邏輯綜合和優(yōu)化，并能自動地把vhdl描述轉(zhuǎn)變成門電路級網(wǎng)表文件。7. 設計靈活，修改方便，同時也便于設計結(jié)果的交流、保存和重用，產(chǎn)品開發(fā)速度快，成本低。2.2.3 vhdl的設計流程它主要包括以下幾個步驟：1.文本編輯

12、：用任何文本編輯器都可以進行，也可以用專用的hdl編輯環(huán)境。通常vhdl文件保存為.vhd文件，verilog文件保存為.v文件。2.使用編譯工具編譯源文件。3.功能仿真：將文件調(diào)入hdl仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設計可以跳過這一步，只在布線完成以后，進行時序仿真）4.邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式。邏輯綜合軟件會生成.edf或.edif 的eda工業(yè)標準文件。5.布局布線：將.edf文件調(diào)入pld廠家提供的軟件中進行布線，即把設計好的邏輯安放pld/fpga內(nèi)。6.時序仿真：需要利用在布局布線中獲得的精確參數(shù)，

13、用仿真軟件驗證電路的時序。（也叫后仿真） 通常以上過程可以都在pld/fpga廠家提供的開發(fā)工具。7.燒寫器件3 設計規(guī)劃過程3.1編碼器的工作原理八-三優(yōu)先編碼器輸入信號為i0，i1，i2，i3，i4，i5，i6和i7，輸出信號為a2、a1、a0。輸入信號中i0的優(yōu)先級別最低，依次類推，i7的優(yōu)先級別最高。也就是說若i7輸入為1（即為高電平）則無論后續(xù)的輸入信號怎么樣，對應的這種狀態(tài)一樣，如若i7輸入為0（即為低電平）則看優(yōu)先級僅次于i7的i6狀態(tài)決定，依次類推。因為i0到i7共8中狀態(tài)，可以用3位二進制編碼來表示。例如：i7為1對應輸出的二進制編碼111。3.2譯碼器的工作原理二進制譯碼器

14、的輸入是一組二進制代碼,輸出是一組與輸入代碼一一對應的高、低電平信號。對于三-八譯碼器來說，3位二進制共有8種狀態(tài)，所以對應的輸出有8種狀態(tài)。例如：對于二進制代碼111來說，輸出為10000000。對于二-四譯碼器來說，2位二進制共有4種狀態(tài)，所以對應的輸出有4種狀態(tài)。例如：對于二進制代碼11來說，輸出為1000。3.3課程設計中各部分的設計課程設計各個部分由vhdl實現(xiàn)后，利用eda工具對各部分進行了時序仿真（timing simulation），其目的是通過時序可以更清楚的了解程序的工作過程。3.3.1八-三優(yōu)先編碼器的設計整個八-三優(yōu)先編碼器的工作框圖如圖3.1所示。i7.0 a2.0

15、gspriority1 圖3.1 八-三優(yōu)先編碼器的工作框圖八-三優(yōu)先編碼器由vhdl程序來實現(xiàn)，下面是其中一段vhdl關(guān)鍵代碼： process(i) begin gs=1; a=100; if i(7)=1then a=111; elsif i(6)=1then a=110; elsif i(5)=1then a=101; elsif i(4)=1then a=100; elsif i(3)=1then a=011; elsif i(2)=1then a=010; elsif i(1)=1then a=001; elsif i(0)=1then a=000; else gsdataoutd

16、ataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutooooo=xxxx; end case;end process;4 系統(tǒng)仿真4.1八-三優(yōu)先編碼器仿真及分析八-三優(yōu)先編碼器由vhdl程序?qū)崿F(xiàn)后，其仿真圖如圖4.1所示。圖4.1 八-三優(yōu)先編碼器功能時序仿真圖對其仿真圖進行仿真分析：gs為編碼輸出標志，i為輸入信號組，它由i7-i0八個輸入信號組成。a為輸出信號組， 它由a2-a0三個二進制代碼輸出信號組成。gs為1時候表示輸出。當i7為1時，即輸入為：1*時，輸出111，當i7為0時，輸出由優(yōu)先級僅次于i7的i6決定，即輸入為：0

17、1*時，輸出110，緊接著依次類推，分別得出輸入為：001*時，輸出101，輸入為：0001*時，輸出100，輸入為00001*時，輸出為011，輸入為000001*時，輸出010，輸入為0000001*時，輸出001，輸入為00000001時，輸出為000。八-三優(yōu)先編碼器的引腳分配如表4.1表4.1八-三優(yōu)先編碼器器下載板芯片引腳對照表gsi0i1i2i3i4i5i6i7epf8282p72p01p02p03p04p06p07p08p09epf10k10p73p03p05p06p07p08p09p10p11a0a1a2epf8282p55p56p57epf10k10p53p54p584.2

18、三-八譯碼器仿真及分析三-八譯碼器由vhdl程序?qū)崿F(xiàn)后，其仿真圖如圖4.2所示： 圖4.2三-八譯碼器功能時序仿真圖對其仿真圖進行仿真分析：cs譯碼輸出標志，datain為輸入信號組，它由datain2-datain0三個二進制代碼輸入信號組成。dataout為輸出信號組， 它由dataout7-dataout0八個輸出信號組成。cs為1時候表示輸出。當輸入為：111時，譯碼后為指定的狀態(tài)，即輸出10000000，緊接著依次類推，當輸入為：110時，輸出輸出01000000，當輸入為101時，輸出00100000，當輸入為100時，輸出00010000，輸入011時，輸出為00001000，輸

19、入為010時，輸出00000100，輸入為001時，輸出00000010，輸入為000時，輸出為00000001。4.3二-四譯碼器仿真及分析二-四譯碼器由vhdl程序?qū)崿F(xiàn)后，其仿真圖如圖4.3所示：圖4.3二-四譯碼器功能時序仿真圖對其仿真圖進行仿真分析： i為輸入信號組，它由i1-i0兩個二進制代碼輸入信號組成。o為輸出信號組， 它由o3-o0四個輸出信號組成。當輸入為：11時，譯碼后為指定的狀態(tài)，即輸出1000，緊接著依次類推，當輸入為：10時，輸出輸出0100，當輸入為01時，輸出0010，當輸入為00時，輸出0001。二-四譯碼器的引腳分配如表4.2所示：表4.2二-四譯碼器下載板芯

20、片引腳對照表i0i1o0o1o2o3epf8282p01p02p55p56p57p58epf10k10p03p05p53p54p58p59結(jié)束語通過兩星期的緊張工作，最后完成了我的設計任務基于vhdl編碼器和譯碼器的設計。通過本次課程設計的學習，我深深的體會到設計課的重要性和目的性所在。本次設計課不僅僅培養(yǎng)了我們實際操作能力，也培養(yǎng)了我們靈活運用課本知識，理論聯(lián)系實際，獨立自主的進行設計的能力。它不僅僅是一個學習新知識新方法的好機會，同時也是對我所學知識的一次綜合的檢驗和復習，使我明白了自己的缺陷所在，從而查漏補缺。希望學校以后多安排一些類似的實踐環(huán)節(jié)，讓同學們學以致用。在設計中要求我要有耐心

21、和毅力，還要細心，稍有不慎，一個小小的錯誤就會導致結(jié)果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設計和設計中遇到的問題，也積累了一定的經(jīng)驗，對以后從事集成電路設計工作會有一定的幫助。在應用vhdl的過程中讓我真正領會到了其在電路設計上的優(yōu)越性。用vhdl硬件描述語言的形式來進行數(shù)字系統(tǒng)的設計方便靈活，利用eda軟件進行編譯優(yōu)化仿真極大地減少了電路設計時間和可能發(fā)生的錯誤，降低了開發(fā)成本，這種設計方法必將在未來的數(shù)字系統(tǒng)設計中發(fā)揮越來越重要的作用。致謝本設計是在肖曉麗老師的精心指導和嚴格要求下完成的，從課題選擇到具體設計和調(diào)試，都得到肖老師的悉心指導，無不凝聚著肖老師的心血和汗水，她

22、多次為我指點迷津，幫助我開拓設計思路，精心點撥、熱忱鼓勵。她淵博的知識、開闊的視野和敏銳的思維給了我深深的啟迪。通過這次課程設計我從肖老師那學到不少有用的知識，也積累了一定的電路設計的經(jīng)驗。最后非常感謝肖曉麗老師對我的指導與大力的幫助。參考文獻1 楊剛,龍海燕.現(xiàn)代電子技術(shù)-vhdl與數(shù)據(jù)系統(tǒng)設計.北京:電子工業(yè)出版社,20042黃仁欣.eda技術(shù)實用教程.北京:清華大學出版社,20063潘松.vhdl實用教程m.成都:電子科技大學出版社,2000 附錄1.八-三優(yōu)先編碼器的vhdl程序代碼：-程序名：priority.vhdlibrary ieee;use ieee.std_logic_1164.all;entity priority is port(i:in bit_vector(7 downto 0); a:out bit_vector(2 downto 0); gs:out bit);-編碼輸出標志end priority;architecture a of priority isb