計算機組成原理李小勇PPT學習教案

1、會計學1計算機組成原理李小勇計算機組成原理李小勇1. 邏輯非運算邏輯非運算 邏輯非也稱求反求反。對某數(shù)進行邏輯非運算，就是按位求它的反，常用變量上方加一橫來表示。2. 邏輯加運算邏輯加運算兩數(shù)進行邏輯加，就是按位求它們的“或”，所以邏輯加又稱邏輯或邏輯或，常用記號“V”或 “”來表示。3. 邏輯乘運算邏輯乘運算兩數(shù)邏輯乘，就是按位求它們的“與”，所以邏輯乘又稱“邏輯與邏輯與”，常用記號“”或“”來表示。4. 邏輯異運算邏輯異運算對兩數(shù)進行異或就是按位求它們的模2和，所以邏輯異又稱“按位加按位加”，常用記號“”表示。第1頁/共30頁 由一位全加器(FA)構成的行波進位加法器，它可以實現(xiàn)補碼數(shù)的加

2、法或減法運算。但是這種加法/減法器存在兩個問題：一是由于串行進位它的運算時間很長。假如加法器由n位全加器構成，每一位的進位延遲時間為20ns，那么最壞情況下，進位信號從最低位傳遞到最高位而最后輸出穩(wěn)定至少需要n*20ns，這在高速計算中顯然是不利的。二是就行波進位加法器本身來說，它只能完成加法或減法兩種操作而不能完成邏輯操作。 本節(jié)我們介紹的多功能算術/邏輯運算單元(ALU)不僅具有多種算術運算和邏輯運算的功能，而且具有先行進位邏輯，從而能實現(xiàn)高速運算。第2頁/共30頁圖圖2.10ALU的邏輯結(jié)構原理框圖的邏輯結(jié)構原理框圖 第3頁/共30頁一位全加器(FA)的邏輯表達式為 Fi Ai Bi C

3、i Ci1 AiBiBiCiCiAi 我們將Ai和Bi先組合成由控制參數(shù)S0, S1, S2, S3控制的組合函數(shù)Xi和Yi，然后再將Xi, Yi和下一位進位數(shù)通過全加器進行全加。這樣，不同的控制參數(shù)可以得到不同的組合函數(shù)，因而能夠?qū)崿F(xiàn)多種算術運算和邏輯運算。第4頁/共30頁一位算術/邏輯運算單元的邏輯表達式為： Fi Xi Yi Cni Cni1 XiYiYiCniCniXi 上式中進位下標用ni代替原來一位全加器中的i，i代表集成在一片電路上的ALU的二進制位數(shù)。對于4位一片的ALU，i0, 1, 2, 3。n代表若干片ALU組成更大字長的運算器時每片電路的進位輸入，例如當4片組成16位字

4、長的運算器時，n0, 4, 8, 12。 第5頁/共30頁 控制參數(shù)S0, S1, S2, S3分別控制輸入Ai和Bi，產(chǎn)生Y和X的函數(shù)。其中Yi是受S0, S1控制的Ai和Bi的組合函數(shù)，而Xi是受S2,S3控制的Ai和Bi組合函數(shù)，其函數(shù)關系如下表2.4所示。 S0 S1 Yi S2 S3 Xi 00011011AiAi BiAi Bi0000110111AiBiAiBiAi表2.4 Xi,Yi與控制參數(shù)和輸入量的關系第6頁/共30頁 根據(jù)上面所列的函數(shù)關系，即可列出Xi和Yi的邏輯表達式 XiS2S3S2S3（AiBi）S2S3（AiBi）S2S3Ai YiS0S1AiS0S1AiBiS

5、0S1AiBi進一步化簡并代入前面的求和與進位表達式，可得ALU的某一位邏輯表達式如下 (2.36)第7頁/共30頁 4位之間采用先行進位公式，根據(jù)上式(2.36)，每一位的進位公式可遞推如下：第0位向第1位的進位公式為 Cn1Y0X0Cn 其中Cn是向第0位(末位)的進位。第1位向第2位的進位公式為 Cn2Y1X1Cn1Y1Y0X1X0X1Cn第2位向第3位的進位公式為 Cn3Y2X2Cn2Y2Y1X2Y0X1X2X0X1X2Cn第3位的進位輸出(即整個4位運算進位輸出)公式為 Cn4Y3X3Cn3Y3Y2X3Y1X2X3 Y0X1X2X3X0X1X2X3Cn設 GY3Y2X3Y1X2X3Y

6、0X1X2X3 PX0X1X2X3 則 Cn4GPCn (2.37) 第8頁/共30頁這樣對一片ALU來說，可有三個進位輸出。其中G稱為進位發(fā)生輸出進位發(fā)生輸出，P稱為進位傳送輸出進位傳送輸出。在電路中多加這兩個進位輸出的目的，是為了便于實現(xiàn)多片(組)ALU之間的先行進位，為此還需一個配合電路稱之為先行進位發(fā)生器先行進位發(fā)生器(CLA)。Cn+4是本片(組)的最后進位輸出。邏輯表達式表明，這是一個先行進位邏輯。換句話說第0位的進位輸入Cn可以直接傳送到最高位上去，因而可以實現(xiàn)高速運算。 用正邏輯表示的4位算術/邏輯運算單元(ALU)的邏輯電路圖如下，它是根據(jù)上面的原始推導公式用TTL電路實現(xiàn)的

7、。這個期間的商業(yè)標號為74181ALU。第9頁/共30頁第10頁/共30頁 上圖示中除了S0S3四個控制端外，還有一個控制端，它是用來控制ALU是進行算術運算還是進行邏輯運算的。當0時，對進位信號沒有任何影響。此時F 不僅與本位的被操作數(shù)Y和操作數(shù)X 有關，而且與本位的進位輸出，即C 有關，因此0時進行算術操作算術操作。 當1時，封鎖了各位的進位輸出，即C 0，因此各位的運算結(jié)果F 僅與Y 和X 有關，故 1時進行邏輯操作邏輯操作。 第11頁/共30頁 下圖示出了工作于負邏輯和正邏輯操作數(shù)方式的74181ALU方框圖。由書第55頁的功能表可看出，這個器件執(zhí)行的正邏輯輸入/輸出方式的一組算術運算

8、和邏輯操作與負邏輯輸入/輸出方式的一組算術運算和邏輯操作是等效的。圖2.11 74181ALU的邏輯電路圖和方框圖 第12頁/共30頁 參見書中第49頁的表2.5列出了74181ALU的運算功能表，它有兩種工作方式。對正邏輯操作數(shù)來說，算術運算稱高電平操作，邏輯運算稱正邏輯操作(即高電平為“1”，低電平為“0”)。對于負邏輯操作數(shù)來說，正好相反。由于S0S3有16種狀態(tài)組合，因此對正邏輯輸入與輸出而言，有16種算術運算功能和16種邏輯運算功能。同樣對于負邏輯輸入與輸出而言，也有16種算術運算功能和16種邏輯運算功能。第13頁/共30頁 前面說過，74181ALU設置了P和G兩個本組先行進位輸出

9、端。如果將四片74181的P,G輸出端送入到74182先行進位部件(CLA)，又可實現(xiàn)第二級的先行進位，即組與組之間的先行進位。 假設4片(組)74181的先行進位輸出依次為P0,G0,G1,P1,P2,G2,P3,G3,那么參考式(2.37)的進位邏輯表達式，先行進位部件74182CLA所提供的進位邏輯關系如下：第14頁/共30頁CnG0P0Cn CnG1P1CnG1G0P1P0P1Cn CnG2P2CnG2G1P2G0P1P2P0P1P2Cn Cn4 G3P3Cn G3G2P3G1P1P2G0P1P2P3P0P1P2P3CnG*P*Cn其中 P*P0P1P2P3 G*G3G2P3G1P1P

10、2G0P1P2P3根據(jù)以上表達式，用TTL器件實現(xiàn)的成組先行進位部件74182的邏輯電路圖如下，其中G*稱為成組進位發(fā)生輸出成組進位發(fā)生輸出，P*稱為成組進位傳成組進位傳送輸出送輸出。第15頁/共30頁第16頁/共30頁 下圖示出了用兩個16位全先行進位部件級聯(lián)組成的32位ALU邏輯方框圖。在這個電路中使用了八個74181ALU和兩個74182CLA器件。很顯然對一個16位來說，CLA部件構成了第二級的先行進位邏輯，即實現(xiàn)四個小組(位片)之間的先行進位，從而使全字長ALU的運算時間大大縮短。圖2.13用兩個16位全先行進位部件級聯(lián)組成的32位ALU第17頁/共30頁 由于計算機內(nèi)部的主要工作過

11、程是信息傳送和加工的過程，因此在機器內(nèi)部各部件之間的數(shù)據(jù)傳送非常頻繁。為了減少內(nèi)部的傳送線并便于控制，通常將一些寄存器之間數(shù)據(jù)傳送的通路加以歸并，組成總線結(jié)構，使不同來源的信息在此傳輸線上分時傳送。根據(jù)總線所在位置，總線分為內(nèi)部總線和外部總線兩類。內(nèi)部總線內(nèi)部總線是指CPU內(nèi)各部件的連線，而外部總線外部總線是指系統(tǒng)總線，即CPU與存儲器、I/O系統(tǒng)之間的連線。 本節(jié)只討論內(nèi)部總線。第18頁/共30頁 按總線的邏輯結(jié)構來說，總線可分為單向傳送總線和雙向傳送總線。所謂單向總線單向總線就是信息只能向一個方向傳送。所謂雙向總線雙向總線就是信息可以分兩個方向傳送，既可以發(fā)送數(shù)據(jù)，也可以接收數(shù)據(jù)。下圖 2

12、.14(a) 是帶有緩沖驅(qū)動器的4位雙向數(shù)據(jù)總線。其中所用的基本電路就是三態(tài)邏輯電路。當“發(fā)送”信號有效時，數(shù)據(jù)從左向右傳送。反之當“接收”信號有效時，數(shù)據(jù)從右向左傳送。這種類型的緩沖器通常根據(jù)它們?nèi)绾问褂枚凶骺偩€擴展器、總線驅(qū)動器、總線接收器等等。第19頁/共30頁圖2.14由三態(tài)門組成的雙向數(shù)據(jù)總線第20頁/共30頁 上圖2.14(b)中所示的是帶有鎖存器的4位雙向數(shù)據(jù)總線。它主要由一個DE觸發(fā)器和一個三態(tài)緩沖器組成。DE觸發(fā)器是在一個普通D觸發(fā)器上另加一個E輸入端（允許端）而構成的。此處E輸入端用以控制D的輸入。若E0，即使D為“1”，也不能輸入。當接收數(shù)據(jù)時，E1三態(tài)門被禁止，因而數(shù)

13、據(jù)總線上的數(shù)據(jù)被接收到鎖存器。當發(fā)送數(shù)據(jù)時，E0，三態(tài)門被允許，因而鎖存器的數(shù)據(jù)發(fā)送至數(shù)據(jù)總線上。 第21頁/共30頁 運算器包括ALU陣列乘除器寄存器多路開關三態(tài)緩沖器數(shù)據(jù)總線等邏輯部件。運算器的設計，主要是圍繞ALU和寄存器同數(shù)據(jù)總線之間如何傳送操作數(shù)和運算結(jié)果進行的。在決定方案時，需要考慮數(shù)據(jù)傳送的方便性和操作速度，在微型機和單片機中還要考慮在硅片上制作總線的工藝。計算機的運算器大體有如下三種結(jié)構形式：第22頁/共30頁 總線結(jié)構的運算器如下圖所示。由于所有部件都接到同一總線上，所以數(shù)據(jù)可以在任何兩個寄存器之間，或者在任一個寄存器和ALU之間傳送。如果具有陣列乘法器或除法器，那么它們所處

14、的位置應與ALU相當。對這種結(jié)構的運算器來說，在同一時間內(nèi)，只能有一個操作數(shù)放在單總線上。為了把兩個操作數(shù)輸入到ALU，需要分兩次來做，而且還需要A, B兩個緩沖寄存器。這種結(jié)構的主要缺點是操作速度較慢，但是由于它只控制一條總線，故控制電路比較簡單。 第23頁/共30頁第24頁/共30頁 雙總線結(jié)構的運算器如下圖所示。在該結(jié)構中，兩個操作數(shù)同時加到ALU進行運算，只需一次操作控制，而且馬上就可以得到運算結(jié)果。圖中兩條總線各自把其數(shù)據(jù)送至ALU的輸入端。特殊寄存器分為兩組，它們分別與一條總線交換數(shù)據(jù)。這樣通用寄存器中的數(shù)就可進入到任一組特殊寄存器中去，從而使數(shù)據(jù)傳送更為靈活。ALU的輸出不能直接加到總線上去。這是因為當形成操作結(jié)果的輸出時，兩條總線都被輸入數(shù)占據(jù)，因而必須在ALU輸出端設置緩沖寄存器。為此操作的控制要分兩步完成: 第25頁/共30頁第一步： 在ALU的兩個輸入端輸入操作數(shù)，形成結(jié)果并送入緩沖寄存器; 第二步： 把結(jié)果送入目的寄存器。假如在總線1, 2和ALU輸入端之間再各加一個輸入緩沖寄存器，并把兩個輸入數(shù)先放至這兩個緩沖寄存器，那么ALU輸出端就可以直接把操作結(jié)果送至總線1或總線2上去。 第26頁/共30頁第27頁/共30頁 三總線結(jié)構的運