基于VHDL的自動打鈴設(shè)計

1、目錄摘要(1)Abstract(2)緒論(3)第1章 基本概念簡介(4)1.1 VHDL簡介(4)1.2 FPGA/CPLD簡介(4)1.3 Quartus II的簡介(5)第2章 設(shè)計整體概述(6)2.1 設(shè)計方案(6)2.2 設(shè)計原理圖(6)2.3 設(shè)計流程圖(7)第3章 各模塊設(shè)計分析(8)3.1 計數(shù)器模塊(8)3.1.1 秒和分計數(shù)器模塊(8)3.1.2 時計數(shù)器模塊(10)3.2 計時校時模塊(12)3.3 打鈴功能模塊(13)3.4 頂層設(shè)計及原理圖(16)第4章 引腳設(shè)定與下載驗(yàn)證(19)4.1 引腳設(shè)定(19)4.2 下載驗(yàn)證(21)總結(jié)(22)參考文獻(xiàn)(23)致謝(24)附

2、錄 芯片引腳對照表(25)推薦精選摘要隨著EDA 技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA 技術(shù)在電子信息、通信、自動控制及計算機(jī)應(yīng)用領(lǐng)域的重要性日益突出。EDA 技術(shù)就是以計算機(jī)為工具，設(shè)計者在EDA軟件平臺上，對以硬件描述語言HDL（Hardware Description language)為系統(tǒng)邏輯描述手段完成的設(shè)計文件，然后由計算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。本設(shè)計是基于VHDL語言的自動打鈴系統(tǒng)。在論文中，介紹了基于VHDL語言自動打鈴系統(tǒng)的思路，整個系統(tǒng)需包含秒計時模塊、分計時模塊、時計時

3、模塊、校時模塊、打鈴模塊。在Quartus II 開發(fā)環(huán)境中編譯和仿真所設(shè)計的程序，并逐一調(diào)試驗(yàn)證程序的運(yùn)行狀況。仿真和驗(yàn)證的結(jié)果表明，該設(shè)計方法切實(shí)可行，該打鈴系統(tǒng)可以實(shí)現(xiàn)調(diào)時定時打鈴功能，具有一定的實(shí)際應(yīng)用性。 關(guān)鍵字：EDA、VHDL、打鈴、Quartus II推薦精選Abstract With the development of EDA technology and the expansion of application, the function of EDA technology in the field of electronic information communicat

4、ion, automatic control and computer application, is becoming more and more important. EDA technology use computer as a tool. However, designers only need to use the hardware description language HDL to describe the system on the EDA software platform. Then computer automatically finishes partition,

5、synthesis, optimization, simulation and other function until the electronic circuit system achieves the stated performance. This design is based on the VHDL hardware description language to project a system. I introduce ideas of the bell system in this design. All of the design includes second timer

6、 module, minute timer module, hour timer module, module to adjust time and module to ring the bell according to the require of design. I complete the description of different modules with VHDL language in the Quartus II development environment, and debug one by one to check the operational status of

7、 the verification process. Simulation results show that the design method is feasible, and the bell system can be put into practical applications. Keywords: EDA, VHDL, rang the bell, the Quartus II推薦精選緒論隨著EDA 技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA 技術(shù)在電子信息、通信、自動控制及計算機(jī)應(yīng)用領(lǐng)域的重要性日益突出。本次畢業(yè)設(shè)計是基于VHDL的自動打鈴系統(tǒng)，而自動打鈴就是像現(xiàn)在的學(xué)校一樣在規(guī)

8、定的時間段鈴聲響起，用以作為每節(jié)課的作休時間。而自動打鈴系統(tǒng)可以像現(xiàn)在的鬧鐘功能類似，起到提醒的作用，從早上8點(diǎn)開始計時，每隔一個小時鈴聲響一次，每次鈴聲持續(xù)響30秒，一直到下午5點(diǎn)都是每隔一個小時響一次鈴聲，下午5點(diǎn)以后鈴聲即使一個小時計時到了鈴聲也不再響了。為了高效率的驗(yàn)證設(shè)計的結(jié)果另外還需要增加一個校時模塊，可以用兩個指示燈的亮、滅的狀態(tài)來區(qū)分兩個按鍵的工作狀態(tài)。增加的兩個按鍵，一個是調(diào)分按鍵，一個是調(diào)時按鍵。開始時按下按鍵K1時，此時指示燈LED1變亮，指示燈LED提示系統(tǒng)正處于調(diào)分的狀態(tài)，想調(diào)至幾分時直接按K2按鍵下N就是想要的N分。再次按K1鍵一下后，指示燈LED2處于常亮狀態(tài)，即

9、系統(tǒng)處于調(diào)時狀態(tài)，想要7點(diǎn)即按K2鍵7下即可。調(diào)完時和分的狀態(tài)后再按K1鍵一下系統(tǒng)才會處于正常的計時狀態(tài)，系統(tǒng)處于正常計時時LED1、LED2全都不亮。在整個設(shè)計中，首先先做一個頂層模塊，以top命名，然后再將各個模塊在頂層模塊中做好后再生成各模塊的元器件，最后在top模塊中將各個元器件按功能要求連接好后連進(jìn)行編譯看，是能否通過。通過編譯后再按照附錄表查詢對各個引腳進(jìn)行設(shè)定，引腳設(shè)定完后再對頂層文件進(jìn)行編譯，通過編譯后再進(jìn)行波形仿真，如果時序仿真與功能仿真的波形都正確后再到試驗(yàn)箱上下載驗(yàn)證，驗(yàn)證鈴聲是否在規(guī)定時間內(nèi)響起。推薦精選第1章 基本概念簡介1.1 VHDL簡介VHDL是Very Hig

10、h Speed Integrated Circuit Hardware Description Language的縮寫,意思是超高速集成電路硬件描述語言。對于復(fù)雜的數(shù)字系統(tǒng)的設(shè)計,它有獨(dú)特的作用。它的硬件描述能力強(qiáng),能輕易的描述出硬件的結(jié)構(gòu)和功能。這種語言的應(yīng)用至少意味著兩種重大的改變：電路的設(shè)計竟然可以通過文字描述的方式完成；電子電路可以當(dāng)作文件一樣來存儲。隨著現(xiàn)代技術(shù)的發(fā)展,這種語言的效益與作用日益明顯,每年均能夠以超過30%的速度快速成長。VHDL是美國電氣和電子工程師協(xié)會制定的標(biāo)準(zhǔn)硬件描述語言（IEEE標(biāo)準(zhǔn)1076），它可用于數(shù)字電路與系統(tǒng)的描述、仿真和自動設(shè)計。另外VHDL作為IEE

11、E標(biāo)準(zhǔn)的硬件描述語言，經(jīng)過十幾年的發(fā)展、應(yīng)用和完善，以其強(qiáng)大的系統(tǒng)描述能力，規(guī)范的程序設(shè)計結(jié)構(gòu)，靈活的語言表達(dá)風(fēng)格和多層次的仿真測試手段，受到業(yè)界的普遍認(rèn)同和推廣，成為現(xiàn)代EDA領(lǐng)域的首選硬件設(shè)計語言，而且各大EDA公司推出的EDA工具軟件全部支持VHDL。并且隨著EDA技術(shù)和VHDL的廣泛應(yīng)用，各高等院校也紛紛開設(shè)了VHDL電路設(shè)計課程，且要求某些專業(yè)的本科生、研究生必須掌握用VHDL進(jìn)行電路系統(tǒng)設(shè)計的方法。VHDL已經(jīng)成為高等教育中電類專業(yè)知識結(jié)構(gòu)的重要組成部分。學(xué)習(xí)者可以用EDA工具軟件編輯VHDL文件，使用仿真工具仿真所設(shè)計的電路系統(tǒng)，并學(xué)會使用綜合語句以及下載工具，最終達(dá)到能夠獨(dú)立設(shè)

12、計硬件電路系統(tǒng)的目的。1.2 FPGA/CPLD簡介FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個新概念,內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interco

13、nnect）三個部分。FPGA的基本特點(diǎn)包括：首先它采用FPGA設(shè)計ASIC電路,用戶不需要投片生產(chǎn),就能得到合用的芯片。其次，F(xiàn)PGA可做其它全定制或半定制ASIC電路的中試樣片，F(xiàn)PGA內(nèi)部有豐富的觸發(fā)器和IO引腳，而且FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之一。最重要的是FPGA采用高速CHMOS工藝,功耗低,可以與CMOS、TTL電平兼容?？梢哉f推薦精選，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。隨著電子設(shè)計自動化(EDA)技術(shù)的發(fā)展,利用計算機(jī)輔助設(shè)計和用高密度可編程邏輯器件實(shí)現(xiàn)數(shù)字系統(tǒng)已經(jīng)成為發(fā)展趨勢。本次畢業(yè)設(shè)計就利用VHDL 語言

14、的強(qiáng)大的電路描述和建模能力設(shè)計基于FPGA的電子時鐘，可以提高利用計算機(jī)輔助設(shè)計和用高密度可編程邏輯器件實(shí)現(xiàn)數(shù)字系統(tǒng)的能力。1.3 Quartus II的簡介Quartus II 是Altera公司繼Max+plus II之后開發(fā)的一種針對其公司生產(chǎn)的系列CPLD/PGFA器件的綜合性開發(fā)軟件，它的版本不斷升級，從4.0版到10.0版， Quartus II 的優(yōu)軟件界面友好，使用便捷，功能強(qiáng)大，是一個完全集成化的可編程邏輯設(shè)計環(huán)境，是先進(jìn)的EDA工具軟件。該軟件具有開放性、與結(jié)構(gòu)無關(guān)、多平臺、完全集成化、豐富的設(shè)計庫、模塊化工具等特點(diǎn)，支持原理圖、VHDL、VerilogHDL以及AHDL（

15、 Altera Hardware Description Language）等多種設(shè)計輸入形式。內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，還提供了完善的用戶圖形界面設(shè)計方式，具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。Quartus II支持Altera公司的MAX 3000A系列、MAX 7000系列、MAX 9000系列、ACEX 1K系列、APEX 20K系列、APEX II系列、FLEX 6000系列、FLEX 10K系列，支持MAX7000/

16、MAX3000等乘積項(xiàng)器件，支持MAX II CPLD系列、Cyclone系列、Cyclone II、Stratix II系列、Stratix GX系列等。還支持IP核，包含了LPM/MegaFunction宏功能模塊庫，用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性，加快了設(shè)計速度。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)。它還支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 此外Quartus II對第三方EDA工具的良好

17、支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺，該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。Quartus平臺與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)的編輯功能，而且提高了調(diào)試能力。推薦精選第2章 設(shè)計整體概述 2.1 設(shè)計方案自動打鈴是一種現(xiàn)代提醒工具，有著廣泛的應(yīng)用。例如

18、學(xué)校的上課鈴聲，每天在既定的時間響鈴，就是是自動打鈴系統(tǒng)的具體應(yīng)用。打鈴系統(tǒng)設(shè)置從早上的8點(diǎn)開始計時打鈴，每隔一個小時鈴聲持續(xù)響30秒，這樣一直持續(xù)到下午的17點(diǎn)。17點(diǎn)以后再出現(xiàn)的打鈴間隔時間，鈴聲也不會再響起，直到第二天的早晨重新開始從8點(diǎn)正常計時響鈴。利用IF語句控制打鈴的時間，在規(guī)定的時間內(nèi)到打設(shè)既定的打鈴間隔時間時給出一個30秒的高電平脈沖，讓鈴聲連續(xù)響起。此外還要增加一個校時模塊，因?yàn)闀r鐘都會存在計時誤差，所以增加一個校時模塊也是為了調(diào)整準(zhǔn)確的時間，功能驗(yàn)證時也可以調(diào)至鈴聲響起的前一分鐘，檢測打鈴功能是否正確。其具體實(shí)現(xiàn)如下：（1） 每隔一個小時打鈴一次，但是不能讓鈴聲一直響，給一

19、個控制打鈴時間的功能，讓打鈴響起30秒后停止。即到打鈴時間是會給出一個30秒的高電平脈沖。（2） 因?yàn)樽詣哟蜮徬到y(tǒng)不是24小時都在計時打鈴，在晚上的時候會停止打鈴功能。即設(shè)定打鈴系統(tǒng)只在早上8點(diǎn)至下午17點(diǎn)的時間段內(nèi)在規(guī)定的時間內(nèi)響鈴。其他時間自動打鈴系統(tǒng)處于休眠狀態(tài)。（3） 增加一個自動校時模塊，可以進(jìn)行校時，還可以使打鈴模塊盡快到鈴聲響起的前一分鐘。（4） 顯示模塊是讓時鐘信號在實(shí)驗(yàn)箱上的八個數(shù)碼管上顯示，將打鈴響起的時間顯示在數(shù)碼管上，調(diào)分時對應(yīng)的LED1指示燈亮，按K2鍵可以在數(shù)碼管上看到分在增加。同樣調(diào)時時對應(yīng)的LED2指示燈亮，按K2鍵可以讓時增加。讓計時模塊重新回到正常計時，只要

20、兩個按鍵的指示燈不亮狀態(tài)就可以正常計時，否則指示燈亮計數(shù)器就不能正常計時，即秒到59時不會網(wǎng)分上進(jìn)位。（5） 整個時鐘系統(tǒng)中，秒、分是60進(jìn)制計數(shù)器，由二進(jìn)制數(shù)7位表示。而時是24進(jìn)制計數(shù)器，僅需要5位二進(jìn)制碼就可以表示。2.2 設(shè)計原理圖在整個系統(tǒng)設(shè)計中，應(yīng)用到的模塊有秒計時模塊、分計時模塊、時計時模塊、校時模塊和顯示器模塊。系統(tǒng)框圖如圖2.1所示：推薦精選 Clk 顯示打鈴模塊Sec6.0Min6.0Hour6.0CLK Sec模塊 CLKClk校時模塊 minFen Shi hour Min模塊 Hour模塊 K1 K2圖2.1 系統(tǒng)框圖2.3 設(shè)計流程圖時計時秒計時分計時開始 顯示打鈴

21、模塊K1、K2 圖2.2 自動打鈴的設(shè)計流程圖推薦精選第3章 各模塊設(shè)計分析3.1 計數(shù)器模塊計數(shù)器模塊包括秒計數(shù)器模塊、分計數(shù)模塊、時計數(shù)模塊以及功能按鍵的設(shè)計。給定固定頻率的時鐘信號，輸入計數(shù)60秒的秒計數(shù)器模塊電路，等待計數(shù)到60秒的瞬間，進(jìn)位至60分的分計數(shù)器模塊電路加1后，秒計數(shù)器電路同時清為零重新計時。分計數(shù)器模塊電路與秒計數(shù)器模塊電路功能類似，當(dāng)分計時模塊計時到60分的瞬間時計時模塊電路加1，分計時模塊清為零重新進(jìn)行計時。時計時模塊與秒、分計時模塊類似，當(dāng)來自分計時模塊的進(jìn)位達(dá)到24瞬間，時計數(shù)器模塊清為零，再從零進(jìn)行計時。這樣秒、分、時計時模塊依次進(jìn)行計時完成24進(jìn)制的計時功能

22、。3.1.1 秒和分計數(shù)器模塊秒計時模塊和分計數(shù)器模塊都為60進(jìn)制的計數(shù)器，其代碼為：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY second ISPORT(clk:IN STD_LOGIC;q1,q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);c:OUT STD_LOGIC);END ENTITY second;ARCHITECTURE art OF second ISSIGNAL q11,q22:STD_LOGIC_VECTOR(3 DOWNTO 0)

23、;BEGINPROCESS(clk)BEGINIF clkEVENT AND clk=1 THEN推薦精選 q11=q11+1;IF q11=9 AND q22/=5 THEN q11=0000; q22=q22+1;END IF;IF q22=5 AND q11=9 THEN q22=0000; q11=0000; c=1;ELSE c=0;END IF;END IF;END PROCESS;q1=q11;q2=q22;END ARCHITECTURE art;秒和分計時模塊編譯完成后生成的秒的元器件為圖3.1、3.2所示 圖3.1 秒模塊的元器件 圖3.2 分計時模塊的元器件給定輸入信號進(jìn)

24、行波形仿真得到秒、分計時模塊的波形仿真如圖3.3推薦精選圖3.3 秒、分計數(shù)器模塊的輸出仿真波形模塊說明：由仿真波形圖可以看出，當(dāng)秒或分計時到59時，給C一個高電平脈沖，即分或時計時模塊加1，秒或分計時模塊清零后開始重新計時。3.1.2 時計數(shù)器模塊時計數(shù)器模塊為24進(jìn)制的計數(shù)器，其代碼為：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY hour ISPORT(clk:IN STD_LOGIC; q1,q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END E

25、NTITY hour;ARCHITECTURE art OF hour ISSIGNAL q11,q22:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk)BEGINIF clkEVENT AND clk=1 THEN q11=q11+1;IF q11=9 THEN 推薦精選 q11=0000; q22=q22+1;END IF;IF q22=2 AND q11=3 THEN q22=0000; q11=0000;END IF;END IF;END PROCESS;q1=q11;q2=q22;END ARCHITECTURE art;時計時模塊編譯通過

26、后生成的時計時模塊的元器件如圖3.4所示 圖3.4時計時模塊的元器件圖時計時模塊采用24進(jìn)制的計時器模式，輸出仿真波形為圖3.5：圖3.5 時計時模塊的仿真波形模塊說明：由仿真波形圖可以看出，當(dāng)時計數(shù)到23時時計數(shù)器模塊清零后，再重新開始從0時計時。推薦精選3.2 計時校時模塊計時校時模塊的代碼為：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164. ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jiaoshi ISPORT(sec,min:IN STD_LOGIC; -調(diào)時模塊的輸入信號 k1,k2:IN STD_LOGIC; -

27、調(diào)時模塊的控制，調(diào)時信號輸入 fen,shi:OUT STD_LOGIC; -各計數(shù)器的輸入時鐘信號 led1,led2:OUT STD_LOGIC); -工作模式顯示燈的控制信號END ENTITY jiaoshi;ARCHITECTURE art OF jiaoshi ISSIGNAL a:STD_LOGIC_VECTOR(1 downto 0);BEGINPROCESS(k1,k2)BEGIN IF k1EVENT AND k1=1 THEN a=a+1; IF a=2 THEN afen=sec;shi=min; - 模式0正常計時 led1=0;led2fen=k2;shi=0; -

28、模式1，分模塊，調(diào)分 led1=1;led2fen=0;shi=k2; -模式2，時模塊，調(diào)時 led1=0;led2NULL;END CASE;END PROCESS;推薦精選END ARCHITECTURE art;計時校時模塊編譯通過后，生成校時模塊的元器件，計時校時模塊的元器件圖為圖3.6：圖3.6計時校時模塊的元器件給定輸入信號后校時模塊的輸出仿真波形如圖3.7所示：圖3.7計時校時模塊的仿真波形模塊說明：由仿真波形可以看出，K1鍵是控制調(diào)時調(diào)分按鍵，按一下K1鍵系統(tǒng)處于調(diào)分狀態(tài)，并且LED1燈常亮即提示此時處于調(diào)分狀態(tài)，再按K2鍵對分進(jìn)行加時。若再次按K1鍵系統(tǒng)就會處于調(diào)時狀態(tài)，此

29、時LED2燈常亮。按K2鍵系統(tǒng)就會對時進(jìn)行加時作用。等分別對系統(tǒng)進(jìn)行調(diào)時、調(diào)分后要讓系統(tǒng)處于正常計時狀態(tài)，再次按K1鍵使指示燈LED1、LED2都不亮的情況下系統(tǒng)才會正常計時。由仿真波形圖可知，此時所調(diào)的時間為2:02分。3.3 打鈴功能模塊打鈴功能模利用IF語句實(shí)現(xiàn)時間控制，在預(yù)設(shè)的鈴聲響起的時間給C一段連續(xù)的30秒的高電平，30秒的高電平控制是用IF語句判斷秒計數(shù)器的計數(shù)實(shí)現(xiàn)的。打鈴功能模塊的代碼為：推薦精選LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ring ISPORT(

30、s1,s2,min1,min2,h1,h2:IN STD_LOGIC_VECTOR(3 DOWNTO 0); clk,clk1:IN STD_LOGIC; c:OUT STD_LOGIC; q1,q2,q3,q4,q5,q6:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END ENTITY ring;ARCHITECTURE art OF ring ISSIGNAL q11:STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL q22:STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL q33:STD_LOGIC_VECTOR(7 D

31、OWNTO 0);SIGNAL q44:STD_LOGIC_VECTOR(7 DOWNTO 0);constant js:INTEGER:=29;BEGINq11=s2 & s1;q33=h2 & h1;q22=min2 & min1;q6=h2;q5=h1;q4=min2;q3=min1;q2=s2;q1=00000000 AND q1100110000) THEN c=00000000 AND q1100110000) THEN c=00000000 AND q1100110000) THEN推薦精選 c=00000000 AND q1100110000)THEN c=00000000 A

32、ND q1100110000)THEN c=00000000 AND q1100110000) THEN c=00000000 AND q1100110000) THEN c=00000000 AND q1100110000) THEN c=00000000 AND q1100110000)THEN c=00000000 AND q1100110000)THEN c=1; ELSE cpin，出現(xiàn)如圖4.2。推薦精選圖4.2 引腳鎖定窗口雙擊CLK欄的location，確定對應(yīng)的引腳號，如圖4.3。管腳鎖定后需要重新編譯，選擇Processing - Start Compilation命令，進(jìn)

33、行編譯。圖4.3 引腳鎖定推薦精選4.2 下載驗(yàn)證把編程電纜一頭接到計算機(jī)的并口，一頭接到試驗(yàn)箱的J2接口上。選擇Tool - Programmer 命令，彈出如圖窗口，在Mode表框中選擇JTAG，并選中（打鉤）下載文件右側(cè)的第一個小方框。在Hardware Setup表框中選擇ByteBlasterLPT1，如果顯示“No Hardware”，單擊Add Hardware按鈕，添加ByteBlasterLPT1。單擊Start按鈕即進(jìn)入對目標(biāo)器件FPGA的配置下載。具體如圖4.4所示：圖4.4 下載設(shè)置最后進(jìn)行硬件驗(yàn)證，在試驗(yàn)箱上，按下模式選擇鍵選擇模式顯示為6，把時鐘clock0短路帽接

34、在1Hz上，觀察數(shù)碼管8的輸出。通過試驗(yàn)箱驗(yàn)證，本設(shè)計能實(shí)現(xiàn)自動打鈴的功能。推薦精選總結(jié)本設(shè)計表明，基于VHDL語言的自動打鈴系統(tǒng)設(shè)計離不開先進(jìn)的EDA工具的支持?；赩HDL語言的結(jié)構(gòu)化、層次化的設(shè)計方法是整個打鈴系統(tǒng)的主要設(shè)計方法。為了實(shí)現(xiàn)自動打鈴的設(shè)計要求，在整個設(shè)計包括了計時器模塊、校時模塊及顯示打鈴模塊。分和秒計數(shù)器模塊為60進(jìn)制的計數(shù)器，時模塊為24進(jìn)制的計數(shù)器。計數(shù)器模塊實(shí)現(xiàn)的是時鐘計時的功能，會和時鐘一樣進(jìn)行正常計時，頻率為1Hz。計時器在秒計時到59秒時向分進(jìn)位，然后清零后重新開始進(jìn)行60進(jìn)制的計數(shù)。同樣的，分計數(shù)器在計時到59分時時計數(shù)器會自動的加1。然后分計數(shù)器清零重新開

35、始分計時。而當(dāng)時計數(shù)器計數(shù)到24時，整個計數(shù)器模塊都會全部清零，重新進(jìn)行計時。另外增加的校時模塊式為了調(diào)節(jié)系統(tǒng)時間，當(dāng)系統(tǒng)時間和實(shí)際時間產(chǎn)生較大的誤差時，按在校時模塊的K1、K2鍵對系統(tǒng)的分和時進(jìn)行調(diào)整。當(dāng)系統(tǒng)處于調(diào)分或調(diào)時狀態(tài)時，系統(tǒng)不會進(jìn)行正常計時。整個設(shè)計是實(shí)現(xiàn)自動打鈴功能，在預(yù)定的時間段規(guī)定的時間內(nèi)鈴聲響起響鈴時間要在顯示打鈴模塊對其進(jìn)行控制，增加IF判斷語句對鈴聲進(jìn)行30秒控制。即在鈴聲該響起的時間連續(xù)給揚(yáng)聲器30秒的高電平，只要揚(yáng)聲器處于高電平期間，揚(yáng)聲器就會響起。經(jīng)過實(shí)驗(yàn)箱下載驗(yàn)證后揚(yáng)聲器按預(yù)定的要求響起30秒，通過此次實(shí)驗(yàn)，我了解了EDA強(qiáng)大的硬件功能，通過學(xué)習(xí)VHDL語言，對

36、系統(tǒng)的各個模塊進(jìn)行編寫程序、調(diào)試、仿真，到運(yùn)行。最后下載到實(shí)驗(yàn)箱后鈴聲響起。VHDL的強(qiáng)大應(yīng)用功能在以后還需要進(jìn)一步的去學(xué)習(xí)和掌握，自動打鈴系統(tǒng)的設(shè)計只涉及到了EDA技術(shù)的一小部分，要想學(xué)得更多東西還要去深入的去挖掘。推薦精選參考文獻(xiàn)(1)李云、侯傳教、馮永浩.VHDL電路設(shè)計實(shí)用教程M.2009.第1版.北京機(jī)械工業(yè)出版社(2）陳雪松 、滕立中. VHDL入門與應(yīng)用M.2000.第1版.北京人民郵電出版社(3)趙世霞、譚耀麟.基于VHDL語言的微機(jī)接口電路設(shè)計M.2010.第1版.北京清華大學(xué)出版社(4)侯伯亨、劉凱、顧新.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計M.2009.第3版。西安電子科技大學(xué)出版社(5)周