通信、電子專業(yè)各大公司筆試題專業(yè)測試

1、模擬、數(shù)字電路1、 基爾霍夫定理的內容是什么？（仕蘭微電子）基爾霍夫定律包括電流定律和電壓定律電流定律：在集總電路中，任何時刻，對任一節(jié)點，所有流出節(jié)點的支路電流的代數(shù)和恒等于零。電壓定律：在集總電路中，任何時刻，沿任一回路，所有支路電壓的代數(shù)和恒等于零。2、平板電容公式(C=S/4kd) 平行板電容器的電容c跟介電常數(shù)成正比，跟正對面積成s正比,跟極板間的距離d成反比，其中式中的k是靜電力常量。（未知）3、最基本的如三極管曲線特性。（未知）即晶體三極管的伏安特性曲線：輸入特性曲線和輸出特性曲線。 輸入特性是指三極管輸入回路中，加在基極和發(fā)射極的電壓Ube與由它所產生的基極電流Ib之間的關系。

2、輸入特性曲線如下圖所示：晶體管的輸入特性曲線與二極管的正向特性相似，因為b、e間是正向偏置的PN結（放大模式下）輸出特性通常是指在一定的基極電流Ib控制下，三極管的集電極與發(fā)射極之間的電壓UCE同集電極電流Ic的關系。共發(fā)射極輸出特性曲線如下圖所示：4、描述反饋電路的概念，列舉他們的應用。（仕蘭微電子）反饋，是指將電路輸出量（電壓或電流）的一部分或全部，按一定方式送回輸入回路，以影響電路性能的一種連接方式。 反饋分為正反饋和負反饋兩類。幾乎所有的實用放大電路都是帶負反饋的電路；至于正反饋，則多用于振蕩電路中，電子振蕩電路。負反饋是用來穩(wěn)定放大電路的工作狀態(tài)的。利用負反饋可以穩(wěn)定靜態(tài)工作點和放大

3、倍數(shù)，可以減小非線性失真、擴展頻帶，還可以改變放大器的輸入阻抗和輸出抗阻。5、 負反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋）負反饋的優(yōu)點（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展放大器的通頻帶，自動調節(jié)作用）（未知）6、 放大電路的頻率補償?shù)哪康氖鞘裁矗心男┓椒?？（仕蘭微電子）這是一個電子線路的問題，不同的電路或者說不同的元器件對不同頻率的放大倍數(shù)是不相同的，如果輸入信號不是單一頻率，就會造成：（例子）高頻放大的倍數(shù)大，低頻放大的倍數(shù)小，結果輸出的波形就產生了失真。至于方法我只記得負反饋，增加通頻帶頻率補償目的就是減小時

4、鐘和相位差，使輸入輸出頻率同步.以防頻率變化衰減或失真，很多大電路里都會用到鎖相環(huán)頻率補償電路。頻率補償?shù)母舅枷刖褪窃诨倦娐坊蚍答伨W(wǎng)絡中添加一些元件來改變反饋放大電路的開環(huán)頻率特性(主要是把高頻時最小極點頻率與其相近的極點頻率的間距拉大),破壞自激振蕩條件,經保證閉環(huán)穩(wěn)定工作,并滿足要求的穩(wěn)定裕度,實際工作中常采用的方法是在基本放大器中接入由電容或RC元件組成的補償電路,來消去自激振蕩.7、 頻率響應，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個方法。（未知）1.可以根據(jù)dobe圖中的幅頻特性和相頻特性曲線判斷出電路是否穩(wěn)定；2.或列出傳遞函數(shù)等式找出極點，如果所有極點都落在復平面的左半部

5、，則電路穩(wěn)定。8、給出一個差分運放，如何相位補償，并畫補償后的波特圖。（凹凸）差分是放大兩個電壓之差。一般對于兩級或者多級的運放才需要補償。一般采用密勒補償。例如兩級的全差分運放和兩級的雙端輸入單端輸出的運放，都可以采用密勒補償，在第二級（輸出級）進行補償。區(qū)別在于：對于全差分運放，兩個輸出級都要進行補償，而對于單端輸出的兩級運放，只要一個密勒補償。9、基本放大電路種類（電壓放大器，電流放大器，互導放大器和互阻放大器），優(yōu)缺點，特別是廣泛采用差分結構的原因。（未知）差動放大電路是構成多級直接耦合放大電路的基本單元電路。利用電路在結構上的對稱性，可以有效抑制由于溫度變化引起晶體管參數(shù)變化造成的電

6、路靜態(tài)工作點的漂移差分放大電路對差模輸入信號有放大能力，差分放大電路對共模輸入信號有抑制作用10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。（未知） Uic=( Y+Y)/2 Uid=( Y+-Y-)11、畫差放的兩個輸入管。（凹凸）12、畫出由運放構成加法、減法、微分、積分運算的電路原理圖。并畫出一個晶體管級的運放電路。（仕蘭微電子）13、用運算放大器組成一個10倍的放大器。（未知）14、給出一個簡單電路，讓你分析輸出電壓的特性（就是個積分電路），并求輸出端某點的rise/fall時間。(Infineon筆試試題)15、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸

7、出電壓分別為C上電壓和R上電壓，要求繪制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當RC初始化設置中斷方式等待中斷判斷保護信號是否要保護（Y繼續(xù)、N返回等待中斷判斷保護信號執(zhí)行保護程序結束；判斷控制信號查表輸出控制信號中斷返回10、簡單描述一個單片機系統(tǒng)的主要組成模塊，并說明各模塊之間的數(shù)據(jù)流流向和控制流流向。簡述單片機應用系統(tǒng)的設計原則。單片機，晶振電路，復位電路，按鍵輸入，顯示輸出，寄存器，譯碼器單片機應用系統(tǒng)的基本設計原則是：可靠性高；性能價格比高；操作簡便；設計周期短。1.可靠性高高可靠性是系統(tǒng)應用的前提，在系統(tǒng)設計的每一個環(huán)節(jié)，都應該將可靠性作為首要的設

8、計準則。通常，高可靠性可從以下5個方面進行考慮：(1)使用可靠性高的元器件；(2)嚴格安裝硬件設備及電路；(3)采取必要的抗干擾措施，以防止環(huán)境干擾(如空間電磁輻射、強電設備啟停、酸堿環(huán)境腐蝕等)、信號串擾、電源或地線干擾等影響系統(tǒng)的可靠性；(4)請專家和有經驗的設計人員對系統(tǒng)的設計方案嚴格把關；(5)作必要的冗余設計或增加自診斷功能。 2. 性能價格比高單片機除體積小、功耗低等特點外，最大的優(yōu)勢在于高性能價格比。3.操作簡便如果所設計的產品人機交互過多，必然會給用戶操作帶來一定困難，也不利于最大限度地降低勞動強度。4.設計周期短只有縮短設計周期，才能有效地降低設計費用，充分發(fā)揮新系統(tǒng)的技術優(yōu)

9、勢，及早占領市場并具有一定的競爭力。11、PCI總線的含義是什么？PCI總線的主要特點是什么PCI的英文全稱為Peripheral Component Interconnect。即外部設備互聯(lián)總線，是于1993年推出的PC局部總線標準。PCI總線可以分為32位總線和64位總線兩種，一般PC機使用32位PCI總線，服務器和高級工作站都帶有64位PCI總線。PCI總線的主要特點是傳輸速度高，目前可實現(xiàn)66M的工作頻率，在64位總線寬度下可達到突發(fā)（Burst）傳輸速率264MB/s，是通常ISA總線的300倍，可以滿足大吞吐量的外設的需求。34、 A/D電路組成、工作原理。（未知）輸入信號是模擬量

10、,輸出信號是數(shù)字量ADC的組成與ADC的電路形式ADC電路通常由兩部分組成，它們是：采樣、保持電路和量化、編碼電路。其中量化、編碼電路是最核心的部件，任何ADC轉換電路都必須包含這種電路。ADC電路的形式很多，通?？梢圆閮深悾洪g接法：它是將采樣-保持的模擬信號先轉換成與模擬量成正比的時間或頻率，然后再把它轉換位數(shù)字量。這種通常是采用時鐘脈沖計數(shù)器，它又被稱為計數(shù)器式。它的工作特點是：工作速度低，轉換精度高，抗干擾能力強。直接法：通過基準電壓與采樣-保持信號進行比較，從而轉換位數(shù)字量。它的工作特點是：工作速度高，轉換精度容易保證。4、什么是NMOS、PMOS、CMOS？什么是增強型、耗盡型？什

11、么是PNP、NPN？他們有什么差別？答：MOS場效應管即金屬-氧化物-半導體型場效應管，英文縮寫為MOSFET（Metal-Oxide-Semiconductor Field-Effect-Transistor），屬于絕緣柵型。其主要特點是在金屬柵極與溝道之間有一層二氧化硅絕緣層，因此具有很高的輸入電阻（最高可達1015）。它也分N溝道管和P溝道管，符號如圖1所示。通常是將襯底（基板）與源極S接在一起。根據(jù)導電方式的不同，MOSFET又分增強型、耗盡型。所謂增強型是指：當VGS=0時管子是呈截止狀態(tài)，加上正確的VGS后，多數(shù)載流子被吸引到柵極，從而“增強”了該區(qū)域的載流子，形成導電溝道。耗盡型

12、則是指，當VGS=0時即形成溝道，加上正確的VGS時，能使多數(shù)載流子流出溝道，因而“耗盡”了載流子，使管子轉向截止。 PNP與NPN的區(qū)別在表面上是以PN結的方向來定義的，實際上是以三極管的結構材料來區(qū)分的。PNP是兩邊的棒料是鎵，中間的是硅。鎵是第三主族的元素，其核外為三個電子，硅是第四主族的元素，其核外有四個電子，這樣在兩個PN的方向上的順序是PNN的關系；相反NPN是兩邊的材料是硅，中間的是鎵，形成的PN結順序為NPN的關系。 順便說明：P的意思是在PN結上缺少電子，以空穴為主導電的材料，也叫P型材料；N的意思是在PN結上有多余的電子，以電子為主導電的材料，也叫N型材料。5、同步電路和異

13、步電路的區(qū)別是什么？（仕蘭微電子）異步電路主要是組合邏輯電路，用于產生地址譯碼器、或的讀寫控制信號脈沖，但它同時也用在時序電路中，此時它沒有統(tǒng)一的時鐘，狀態(tài)變化的時刻是不穩(wěn)定的，通常輸入信號只在電路處于穩(wěn)定狀態(tài)時才發(fā)生變化。也就是說一個時刻允許一個輸入發(fā)生變化，以避免輸入信號之間造成的競爭冒險。電路的穩(wěn)定需要有可靠的建立時間和持時間，待下面介紹。 同步電路是由時序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘，而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿)完成的。比如觸發(fā)器，當上升延到來時，寄存器把端的電平傳到輸出端。在同

14、步電路設計中一般采用D觸發(fā)器，異步電路設計中一般采用Latch。6、什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。電路設計可分類為同步電路和異步電路設計。同步電路利用時鐘脈沖使其子系統(tǒng)同步運作，而異步電路不使用時鐘脈沖做同步，其子系統(tǒng)是使用特殊的“開始”和“完成”信號使之同步。由于異步電路具有下列優(yōu)點-無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性-因此近年來對異步電路研究增加快速，論文發(fā)表數(shù)以倍增，而Intel Pentium 4處理器設計，也開始采用異步電路設計。異步電路主要是組合邏輯電路，用于

15、產生地址譯碼器、或的讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關系，譯碼輸出產生的毛刺通常是可以監(jiān)控的。同步電路是由時序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘，而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿)完成的。5、組合電路與時序電路區(qū)別 組合邏輯電路是具有一組輸出和一組輸入的非記憶性邏輯電路，它的基本特點是任何時刻的輸出信號狀態(tài)僅取決于該時刻各個輸入信號狀態(tài)的組合，而與電路在輸入信號作用前的狀態(tài)無關。組合電路是由門電路組成的，但不包含存儲信號的記憶單元，輸出與輸入間無反饋通路，信號是單向傳輸，且存在傳輸延

16、遲時間。組合邏輯電路的功能描述方法有真值表、邏輯表達式、邏輯圖、卡諾圖和波形圖等。時序邏輯電路與組合邏輯電路不同，在邏輯功能及其描述方法、電路結構、分析方法和設計方法上都有區(qū)別于組合電路的明顯特點。在時序邏輯電路中，任意時刻的輸出信號不僅和當時的輸入信號有關，而且還與電路原來的狀態(tài)有關，這是時序邏輯電路在邏輯功能上的特點。因而時序邏輯電路必然包含存儲記憶單元電路。描述時序電路邏輯功能的方法有：三個方程（輸出方程、驅動方程（或激勵函數(shù)）、狀態(tài)方程）、狀態(tài)轉換表、狀態(tài)轉換圖和時序圖等。7、什么是線與邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。

17、在硬件上，要用oc門來實現(xiàn)（漏極或者集電極開路），由于不用oc門可能使灌電流過大，而燒壞邏輯門，同時在輸出端口應加一個上拉電阻。（線或則是下拉電阻）2、建立時間（setup time）與保持時間（hold time）意思？ 答：建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time不夠，數(shù)據(jù)同

18、樣不能被打入觸發(fā)器。 如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability（亞穩(wěn)態(tài)）的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。4、什么是Setup 和Holdup時間？（漢王筆試）建立時間()是指在觸發(fā)器的時鐘上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被打入觸發(fā)器；保持時間()是指在觸發(fā)器的時鐘上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果保持時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。數(shù)據(jù)穩(wěn)定傳輸必須滿足建立時間和保持時間的要求，否則電路就會出現(xiàn)邏

19、輯錯誤。 在同步電路設計中一般采用D觸發(fā)器，異步電路設計中一般采用Latch5、setup和holdup時間,區(qū)別.（南山之橋）6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。（未知）7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛VIA 2003.11.06 上海筆試試題）Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time.如不滿足

20、setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保

21、持時間裕量。時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。8、 說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除（仕蘭微電子）（在組合邏輯中，由于門的輸入信號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。產生毛刺叫冒險。如果布爾式中有

22、相反的信號則可能產生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。）競爭: 在組合邏輯電路中，某個輸入變量通過兩條或兩條以上的途徑傳到輸出端，由于每條途徑延遲時間不同，到達輸出門的時間就有先有后，這種現(xiàn)象稱為競爭。把不會產生錯誤輸出的競爭的現(xiàn)象稱為非臨界競爭。把產生暫時性的或永久性錯誤輸出的競爭現(xiàn)象稱為臨界競爭。冒險：是指數(shù)字電路中某個瞬間出現(xiàn)了非預期信號的現(xiàn)象?！?”冒險是由一個變量的原變量和反變量同時加到與門輸入端造成的?！?”冒險是由一個變量的原變量和反變量同時加到一個或門輸入端造成的。判別方法：1) 代數(shù)法：邏輯函數(shù)表達式中，若某個變量同時以原變量和反變量兩種

23、形式出現(xiàn)，就具備了競爭條件。去掉其它變量，留下有競爭能力的變量，如果表達式為：F=A+/A,就會產生“0”冒險；F=A*/A，就會產生“1”冒險。2) 卡諾圖法: 只要在卡諾圖中存在兩個相切但不相交的圈（“0”冒險是1構成的圈，“1”冒險是0構成的圈），就會產生冒險。消除方法：1) 修改設計法: 1代數(shù)法，在產生冒險現(xiàn)象的邏輯表達式上，加上冗余項或乘上冗余因子；2卡諾圖法，將卡諾圖中相切的圈用一個多余的圈連接起來。2) 選通法: 在電路中加入選通信號，在輸出信號穩(wěn)定后，選通允許輸出，從而產生正確輸出。3) 濾出法: 由于冒險脈沖是一個非常窄的脈沖，一二可以在輸出端接一個幾百微法的電容，將其濾出

24、掉9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。產生毛刺叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的（冗余）消去項，但是不能避免功能冒險，二是在芯片外部加電容。三是增加選通電路。在組合邏輯中，由于多少輸入信號變化先后不同、信號傳輸?shù)穆窂讲煌蚴歉鞣N器件延遲時間不同（這種現(xiàn)象稱為競爭）都有可能造成輸出波形產生不應有的尖脈沖（俗稱毛刺），這種現(xiàn)象成為冒險。10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）（常用邏輯電平：12V，5V

25、，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接CMOS需要在輸出端口加一上拉電阻接到5V或者12V。）常用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver Logic）、BTL（Backplane Tran

26、sceiver Logic）、ETL（enhanced transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485（12V，5V，3.3V）；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。cmos的高低電平分別為:Vih=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v.用cmos可直接驅動ttl;加上拉電阻

27、后,ttl可驅動cmos.1、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。2、OC門電路必須加上拉電阻，以提高輸出的搞電平值。3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供泄荷通路。5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力。6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。7、長線傳輸中電阻不匹配

28、容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。11、上拉電阻阻值的選擇原則包括:1、從節(jié)約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。2、從確保足夠的驅動電流考慮應當足夠??；電阻小，電流大。3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理/OC門電路必須加上拉電阻，以提高輸出的搞電平值。OC門電路要輸出“1”時才需要加上拉電阻不加根本就沒有高電平在有時我們用OC門作驅動（例如控制一個LED）灌電流工作時就可以不加上拉電阻OC門可以實現(xiàn)“線與”運算OC門就是 集電極開路輸出總之加上拉電阻能夠提高驅動

29、能力。什么是OC門？ OC門，又稱集電極開路（漏極開路）與非門門電路，Open Collector（Open Drain）。為什么引入OC門？ 實際使用中,有時需要兩個或兩個以上與非門的輸出端連接在同一條導線上，將這些與非門上的數(shù)據(jù)（狀態(tài)電平）用同一條導線輸送出去。因此，需要一種新的與非門電路-OC門來實現(xiàn)“線與邏輯”。 OC門主要用于3個方面： 1、實現(xiàn)與或非邏輯，用做電平轉換，用做驅動器。由于OC門電路的輸出管的集電極懸空，使用時需外接一個上拉電阻Rp到電源VCC。OC門使用上拉電阻以輸出高電平，此外為了加大輸出引腳的驅動能力，上拉電阻阻值的選擇原則，從降低功耗及芯片的灌電流能力考慮應當足

30、夠大；從確保足夠的驅動電流考慮應當足夠小。 2、線與邏輯，即兩個輸出端（包括兩個以上）直接互連就可以實現(xiàn)“AND”的邏輯功能。在總線傳輸?shù)葘嶋H應用中需要多個門的輸出端并聯(lián)連接使用，而一般TTL門輸出端并不能直接并接使用，否則這些門的輸出管之間由于低阻抗形成很大的短路電流（灌電流），而燒壞器件。在硬件上，可用OC門或三態(tài)門（ST門）來實現(xiàn)。 用OC門實現(xiàn)線與，應同時在輸出端口應加一個上拉電阻。 3、 三態(tài)門（ST門）主要用在應用于多個門輸出共享數(shù)據(jù)總線，為避免多個門輸出同時占用數(shù)據(jù)總線，這些門的使能信號（EN）中只允許有一個為有效電平（如高電平），由于三態(tài)門的輸出是推拉式的低阻輸出，且不需接上拉

31、（負載）電阻，所以開關速度比OC門快，常用三態(tài)門作為輸出緩沖器。11、如何解決亞穩(wěn)態(tài)。（飛利浦大唐筆試）？亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。解決方法：1、降低系統(tǒng)時鐘頻率 2、用反應更快的FF 3、引入同步機制，防止亞穩(wěn)態(tài)傳播4、改善時鐘質量，用邊沿變化快速的時鐘信號關鍵是器件使用比較好的工藝和時鐘周期的裕量要大。亞穩(wěn)態(tài)寄存用d只是一個辦法，

32、有時候通過not，buf等都能達到信號過濾的效果12、IC設計中同步復位與異步復位的區(qū)別。（南山之橋）同步復位在時鐘沿采復位信號，完成復位動作。異步復位不管時鐘，只要復位信號滿足條件，就完成復位動作。異步復位對復位信號要求比較高，不能有毛刺，如果其與時鐘關系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。13、MOORE 與 MEELEY狀態(tài)機的特征。（南山之橋） Moore狀態(tài)機的輸出僅與當前狀態(tài)值有關,與輸入信號的當前值無關，且只在時鐘邊沿到來時才會有狀態(tài)變化. Mealy狀態(tài)機的輸出不僅與當前狀態(tài)值有關,而且與當前輸入值有關。14、多時域設計中,如何處理信號跨時域。（南山之橋）不同的時鐘域之間信號通信時需要進

33、行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響，其中對于單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO,雙口RAM，握手信號等?？鐣r域的信號要經過同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時鐘域1中的一個信號，要送到時鐘域2，那么在這個信號送到時鐘域2之前，要先經過時鐘域2的同步器同步后，才能進入時鐘域2。這個同步器就是兩級d觸發(fā)器，其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號，可能不滿足時鐘域2中觸發(fā)器的建立保持時間，而產生亞穩(wěn)態(tài)，因為它們之間沒有必然關系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進來的數(shù)據(jù)的正確性。所以

34、通常只同步很少位數(shù)的信號。比如控制信號，或地址。當同步的是地址時，一般該地址應采用格雷碼，因為格雷碼每次只變一位，相當于每次只有一個同步器在起作用，這樣可以降低出錯概率，象異步FIFO的設計中，比較讀寫地址的大小時，就是用這種方法。如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題。我們可以在跨越Clock Domain時加上一個低電平使能的Lockup Latch以確保Timing能正確無誤。EE筆試/面試題目集合分類 數(shù)字電路 15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦大唐筆試）Delay q,還有 clock的delay,寫出決定最大

35、時鐘的因素，同時給出表達式。（威盛VIA 2003.11.06 上海筆試試題）18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VIA 2003.11.06 上海筆試試題）19、一個四級的Mux,其中第二級信號為關鍵信號 如何改善timing。（威盛VIA 2003.11.06 上海筆試試題）20、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給出輸入，使得輸出依賴于關鍵路徑。（未知）21、邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點），全加器等等。（未知）22、卡諾圖寫出邏輯表達使。（威盛VIA 2003.11.06 上海筆試試題）23、化簡F(A

36、,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛筆試題circuit design-beijing-03.11.0

37、9）25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?26、為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子）27、用mos管搭出一個二輸入與非門。（揚智電子筆試）28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has

38、faster response for output rising edge.(less delay time)。（威盛筆試題circuit design-beijing-03.11.09）29、畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（Infineon筆30、畫出CMOS的圖，畫出tow-to-one mux gate。（威盛VIA 2003.11.06 上海筆試試題）31、用一個二選一mux和一個inv實現(xiàn)異或。（飛利浦大唐筆試）32、畫出Y=A*B+C的cmos電路圖。（科廣試題）33、用邏輯們和cmos電路實現(xiàn)ab+cd。（飛利浦大唐筆試

39、）34、畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B+C(D+E)。（仕蘭微電子）35、利用4選1實現(xiàn)F(x,y,z)=xz+yz。（未知）36、給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點波形。38、為了實現(xiàn)邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，并說明為什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未39、用與非門等設計全加法器。（華為）40、給出兩個門電路讓你分析異同。（華為

40、）41、用簡單電路實現(xiàn)，當A為輸入時，輸出B波形為（仕蘭微電子）42、A,B,C,D,E進行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個數(shù)比0多，那么F輸出為1，否則F為0），用與非門實現(xiàn)，輸入數(shù)目沒有限制。（未知）43、用波形表示D觸發(fā)器的功能。（揚智電子筆試）44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。（揚智電子筆試）45、用邏輯們畫出D觸發(fā)器。（威盛VIA 2003.11.06 上海筆試試題）46、畫出DFF的結構圖,用verilog實現(xiàn)之。（威盛）47、畫出一種CMOS的D鎖存器的電路圖和版圖。（未知）48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試）49、簡述latc

41、h和filp-flop的異同。（未知）50、LATCH和DFF的概念和區(qū)別。（未知）51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產生的。（南山52、用D觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖。（華為）53、請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試）54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試）55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分頻？56、用filp-flop和logic-gate設計一個1位加法器，輸入carry

42、in和current-stage，輸出carryout和next-stage. （未知）57、用D觸發(fā)器做個4進制的計數(shù)。（華為）58、實現(xiàn)N位Johnson Counter,N=5。（南山之橋）59、用你熟悉的設計方式設計一個可預置初值的7進制循環(huán)計數(shù)器，15進制的呢？（仕蘭60、數(shù)字電路設計當然必問Verilog/VHDL，如設計計數(shù)器。（未知）61、BLOCKING NONBLOCKING 賦值的區(qū)別。（南山之橋）65、請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子）66、用VERILOG或VHDL寫一段代碼，實現(xiàn)10進制計數(shù)器。（未知）67、用VERILOG或VHDL寫一段代碼

43、，實現(xiàn)消除一個glitch。（未知）68、一個狀態(tài)機的題目用verilog實現(xiàn)（不過這個狀態(tài)機畫的實在比較差，很容易誤解69、描述一個交通信號燈的設計。（仕蘭微電子）70、畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分錢。（揚智電子筆試）71、設計一個自動售貨機系統(tǒng)，賣soda水的，只能投進三種硬幣，要正確的找回錢數(shù)。 （1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設計的要求。（未知）72、設計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設計的要求；（3）

44、設計工程中可使用的工具及設計大致過程。（未知）73、畫出可以檢測10010串的狀態(tài)圖,并verilog實現(xiàn)之。（威盛）74、用FSM實現(xiàn)101101的序列檢測模塊。（南山之橋）a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。例如a： 0001100110110100100110 b： 0000000000100100000000 請畫出state machine；請用RTL描述其state machine。（未知）78、sram，falsh memory，及dram的區(qū)別？（新太硬件面試）79、給出單管DRAM的原理圖(西電版數(shù)字電子技術基礎作者楊頌華、馮毛官205頁圖

45、914b)，問你有什么辦法提高refresh time，總共有5個問題，記不起來了。（降低溫度，增大電容存儲容量）（Infineon筆試）壓控振蕩器的英文縮寫(VCO)。動態(tài)隨機存儲器的英文縮寫(DRAM)。名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動態(tài)隨機存儲器)，F(xiàn)IR IIR DFT(離散傅立葉變換)或者是中文的，比如：a.量化誤差 b.直方圖 c.白平衡 IC設計基礎（流程、工藝、版圖、器件）1、我們公司的產品是集成電路，請描述一下你對集成電路的認識，列舉

46、一些與集成電路相關的內容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU(MCU(MicroControllerUnit)中文名稱為多點控制單元，又稱單片微型計算機(SingleChipMicrocomputer)，是指隨著大規(guī)模集成電路的出現(xiàn)及其發(fā)展，將計算機的CPU、RAM、ROM、定時數(shù)器和多種I/O接口集成在一片芯片上，形成芯片級的計算機，為不同的應用場合做不同組合控制。 MCU的分類 MCU按其存儲器類型可分為MASK(掩模)ROM、OTP(一次性可編程)ROM、FLASHROM等類型。MASKROM的MCU價格便宜，但程序在出廠時已經固化，適合程序固定不變的應用場合；FALSHROM的MCU程序可以反復擦寫，靈活性很強，但價格較高，適合對價格不敏感的應用場合或做開發(fā)用途；OTPROM的MCU價格介于前兩者之間，同時又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的應用場合，尤其是功能不斷翻新、需要迅速量產的電子產品。微控制器在經過這幾年不斷地研究,發(fā)展,歷經4位,8位,到現(xiàn)在的16位及32位,甚至64位。產品的成熟度,以及投入廠商之多,應用范圍之廣,真可謂之空前。目前在國外大廠因開發(fā)較早,產品線廣,所以技術領先,而本土廠商則以多功能為產品導向取勝。但不可諱言的,本土廠商的價格戰(zhàn)是對外商造成威脅的關鍵因素。由于制程的改進，