EDA步進(jìn)電機(jī)控制

1、.eda技術(shù)設(shè)計報告直流電機(jī)的pwm控制電子信息工程學(xué)院 通信2班 顧問 20122144851、 eda技術(shù)概述eda（electronic design automation)技術(shù)作為現(xiàn)代電子設(shè)計技術(shù)的核心，它依賴功能強(qiáng)大的計算機(jī)，在eda工具軟件平臺上，對以硬件描述語言hdl(hardware description language)為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局布線），以及邏輯優(yōu)化和仿真測試等項功能，直至實現(xiàn)既定性能的電子綜合系統(tǒng)功能。eda技術(shù)使得設(shè)計者的工作幾乎僅限于利用軟件的方式，即利用硬件描述語言hdl和eda軟件來完

2、成對系統(tǒng)硬件功能的實現(xiàn)。2、 硬件描述語言與所用軟件簡介2.1、verilog hdl硬件描述語言功能介紹verilog hdl是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時序建模。verilog hdl 語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語言。此外，verilog hdl語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)

3、計外部訪問設(shè)計，包括模擬的具體控制和運(yùn)行。verilog hdl語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用verilog仿真器進(jìn)行驗證。語言從c編程語言中繼承了多種操作符和結(jié)構(gòu)。verilog hdl提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是，verilog hdl語言的核心子集非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當(dāng)然,完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。精品.2.2、quartus ii軟件綜述quartus ii是altera公司在21世紀(jì)初推出的fpga/cpld開發(fā)環(huán)境，是

4、altera前一代fpga/cpld開發(fā)環(huán)境max+plusii的更新?lián)Q代產(chǎn)品，其優(yōu)點是功能強(qiáng)大、界面友好、使用便捷。quartus ii軟件集成了altera的fpga/cpld開發(fā)流程中所涉及的所有工具和第三方軟件接口。通過此開發(fā)工具，設(shè)計者可以創(chuàng)建、組織和管理自己的設(shè)計。2.3、第三方仿真工具modelsimmodelsim仿真工具是由model技術(shù)開發(fā)公司開發(fā)的目前業(yè)界最通用的仿真器之一，它支持verilog和vhdl混合仿真，仿真精度高，仿真速度快。其仿真版本繁多，與altera相關(guān)的主要有modelsim-altera(即ae版本)、modelsim se和modelsim pe版

5、本等。精品.三、設(shè)計原理3.1、直流電機(jī)pwm調(diào)速原理脈沖寬度調(diào)制（pwm）是一種模擬控制方式，其根據(jù)相應(yīng)載荷的變化來調(diào)制晶體管柵極或基極的偏置，來實現(xiàn)開關(guān)穩(wěn)壓電源輸出晶體管或晶體管導(dǎo)通時間的改變，這種方式能使電源的輸出電壓在工作條件變化時保持恒定，是利用微處理器的數(shù)字輸出來對模擬電路進(jìn)行控制的一種非常有效的技術(shù)。pwm控制技術(shù)以其控制簡單，靈活和動態(tài)響應(yīng)好的優(yōu)點而成為電力電子技術(shù)最廣泛應(yīng)用的控制方式，也是人們研究的熱點。pwm是一種對模擬信號電平進(jìn)行數(shù)字編碼的方法。通過高分辨率計數(shù)器的使用，方波的占空比被調(diào)制用來對一個具體模擬信號的電平進(jìn)行編碼。pwm信號任然是數(shù)字的，因為在給定的任何時刻，

6、滿幅值的直流供電要么完全有（on），要么完全無（off)。電壓或電流源是以一種通（on）或斷（off）的重復(fù)脈沖序列被加到模擬負(fù)載上去的。通的時候即是直流供電被加到負(fù)載上的時候，短的時候即是供電被斷開的時候。只要帶寬足夠，任何模擬值都可以使用pwm進(jìn)行編碼。3.2、直流電機(jī)的pwm控制pwm信號可以由cpu產(chǎn)生，也可以油fpga產(chǎn)生。由cpu產(chǎn)生pwm信號時，是通過模擬比較器產(chǎn)生的，比較器的一端接一個給定的參考電壓，另一端接周期線性增加的鋸齒波電壓。當(dāng)鋸齒波電壓小于參考電壓時輸出低電平，當(dāng)鋸齒波電壓大于參考電壓時就輸出高電平。所以改變參考電壓就可以改變pwm波形的高電平的寬度，也就是改變pwm

7、波形的占空比。cpu產(chǎn)生pwm信號，需要d/a轉(zhuǎn)換器產(chǎn)生鋸齒波電壓和設(shè)置參考電壓，通過外接模擬比較器輸出pwm，因此外圍電路很復(fù)雜。而用fpga的數(shù)字pwm控制產(chǎn)生pwm信號，只需要fpga內(nèi)部資源就可以實現(xiàn)，運(yùn)用可編程邏輯器件，采用veriloghdl硬件描述語言編程。數(shù)字比較器的一端接設(shè)定值計數(shù)器輸出，另一端接線性遞增計數(shù)器輸出。如果線性計數(shù)器的技術(shù)值小于設(shè)定值就輸出低電平，如果線性計數(shù)器的技術(shù)值大于設(shè)定值時輸出高電平。fpga的數(shù)字pwm控制與模擬pwm控制相比，省去了外接的d/a轉(zhuǎn)換器和模擬比較器，fpga外部連線很少、電路簡單、便于控制。精品.四、基本功能介紹4.1、功能簡介 本次設(shè)

8、計制作了一個pwm信號電機(jī)控制系統(tǒng)，共有兩個按鍵，其中，一個按鍵可以控制產(chǎn)生的pwm的寬度（即數(shù)字1的時間長度），按下該按鍵，pwm的寬度增加4096個主時鐘寬度，從而達(dá)到電機(jī)加速的目的，共有16個檔速，pwm的寬度從0-4096*15個主時鐘的寬度。另外一個按鍵控制pwm波的輸出與否，按下，如果pwm在輸出，則停止輸出，如果不在輸出，則開始運(yùn)行，從而實現(xiàn)對電機(jī)的開關(guān)控制。同時，本系統(tǒng)內(nèi)部自行設(shè)定了一個5s定時器，可以實現(xiàn)每5s鐘電機(jī)轉(zhuǎn)向的反轉(zhuǎn)。4.2、設(shè)計原理框圖 電機(jī)控制系統(tǒng)key_in1key_in0pwm_en指示信號motoa電機(jī)a端motob電機(jī)b端按鍵消抖及檢測5s定時實現(xiàn)反轉(zhuǎn)轉(zhuǎn)

9、速控制電機(jī)開關(guān)精品.4.3、頂層圖4.4、引腳說明 輸入： clock:系統(tǒng)總時鐘輸入 rst_n:系統(tǒng)復(fù)位按鍵 key1:0：系統(tǒng)功能按鍵。key1控制pwm波從輸出與否 key0控制電機(jī)轉(zhuǎn)速，可加速 輸出： motoa，motob:電機(jī)的兩個輸入引腳 pwm_en:pwm波指示：1-輸出（即電機(jī)開啟） 0-停止（即無pwm輸出）五、代碼各部分模塊介紹精品.5.1、系統(tǒng)模塊rtl視圖5.2、系統(tǒng)各模塊簡介： 5.2.1、pwm_logic模塊簡介引腳說明：輸入：clk:總時鐘信號 rst_n:復(fù)位信號 pwm_en: pwm使能信號 duty_cycle: 控制pwm寬度 輸出： pwm_o

10、ut：pwm輸出 pwm_logic模塊頂層視圖5.2.2、pwm_logic模塊原理介紹程序通過一個計數(shù)器來實現(xiàn)pwm的輸出，通過duty_cycle來控制輸出的pwm波的占空比，pwm_en來實現(xiàn)pwm的輸出與否。 核心程序如下： always (posedge clk) /計數(shù)器計數(shù)，pwm_en為使能信號begin if(!rst_n) counter = 0;精品. else if(pwm_en) counter = counter + 1b1;endalways (posedge clk) /pwm_out輸出，程序根據(jù)判斷計數(shù)器begin /counter【15：12】跟duty

11、_cycle比較來實現(xiàn) if(!rst_n) /pwm的輸出，則輸出1大于則輸/0. pwm_out = 1b0; else if (pwm_en & (counter15:12 = duty_cycle) pwm_out = 1b1; else pwm_out = 1b0;end 5.2.3、moto模塊簡介引腳說明：輸入：clk:總時鐘信號 rst_n:復(fù)位信號 key1：0：按鍵輸入 pwm_in:pwm輸入信號輸出： duty_cycle：轉(zhuǎn)速控制 pwm_en: pwm使能信號 motoa:電機(jī)a端口。 motob:電機(jī)b端口。 moto模塊頂層視圖精品.5.3、moto模塊原理介紹

12、 模塊內(nèi)部原理： 5.3.1、按鍵消抖及檢測部分 核心程序如下： /按鍵消抖部分always (posedge clock)begin if(!rst_n) begin dout1 = 0; dout2 = 0; dout3 = 0; end else if(div_clk) /div_clk是主時鐘分頻之后的時鐘， begin / 用于使能按鍵檢測 dout1 = key; dout2 = dout1; dout3 = dout2; endend/按鍵邊沿檢測部分 always (posedge clock) 精品.begin if(!rst_n) buff = 0; else /按鍵檢測，

13、通過assign 語句對key_edge buff = dout1 | dout2 | dout3; /賦值，保證了按鍵的消抖 endassign key_edge = (dout1 | dout2 | dout3) & buff;5.3.2、時鐘分頻部分核心程序如下：always (posedge clock)begin if(!rst_n) begin count = 0; div_clk = 0; end /else if (count 17d120000) /else if (count 17d4000) else if (count 17d4) begin /counter 計數(shù)器計

14、數(shù)，通過判斷 count = count + 1b1; /counter的大小來決定輸出的頻率 div_clk = 1b0;精品. end else begin count = 17d0; div_clk = 1b1; endend 5.3.3、5s定時及反轉(zhuǎn)部分通過對計數(shù)器進(jìn)行計數(shù)，計到5s，大約計數(shù)器等于30h2faf080時執(zhí)行下列語句，來實現(xiàn)輸出motoa,motob的反轉(zhuǎn)。moto_dir = moto_dir;assign motoa = moto_dir ? pwm_in : 1b0;assign motob = moto_dir ? 1b0 : pwm_in;5.3.4、按鍵控

15、制部分本程序共有兩個按鍵，按鍵一通過控制duty_cycle的長度來控制pwm波的占空比，從而實現(xiàn)電機(jī)轉(zhuǎn)速的控制。按鍵二通過控制pwm_en來實現(xiàn)pwm輸出與否，從而實現(xiàn)電機(jī)的開關(guān)。 核心程序如下always (posedge clock)/按鍵1，控制電動機(jī)速度begin if(!rst_n) duty_cycle = 0;精品. else if(key_edge0) duty_cycle = duty_cycle + 1b1;/按鍵按下，則pwm占空比加一endalways (posedge clock) /按鍵2，控制電動機(jī)啟動、停止begin if(!rst_n) pwm_en = 1

16、b0; else if(key_edge1) /按鍵二按下，pwm輸出使能取反 pwm_en 時，s1導(dǎo)通s4關(guān)斷，當(dāng)時，s4導(dǎo)通s1關(guān)斷，b相和c相類似。下圖為載波比p=3時的三相spwm逆變電路基本波形 精品.輸出電壓的諧波集中分布在處，其中n=1,3,5,時，k=3(2m-1)1,m=1,2,3,n=2,4,6,時，k=6m+1,m=0,1,2,或k=6m-1,m=1,2,3,所以，在載波頻率的整數(shù)倍處的高次諧波不再存在。spwm的諧波分布一組一組集中分布于載波頻率的整數(shù)倍頻率兩側(cè)，且在每一組諧波中，隨著k的增大，諧波值通常逐漸減小。3、 三相spwm半橋逆變電路的仿真 在仿真在simp

17、owersystems的“electrical sources”庫中選擇電壓源模塊，直流電壓設(shè)置為530v，選擇“universal bridge”模塊，在對話框中選擇橋臂數(shù)為3，構(gòu)成三相半橋電路，開關(guān)器件選擇帶反并聯(lián)二極管的igbt，三相串聯(lián)rlc負(fù)載模塊選擇y型連接，設(shè)定額定電壓為413v，額定功率為50hz,有功為1kw,感性無功為500var,spwm控制信號由simpowersystems中的“discrete pwm generator”產(chǎn)生，選擇三橋臂六脈沖模式。仿真模型如下：精品.設(shè)置調(diào)制深度m為1，輸出基波頻率設(shè)為50hz,載波頻率設(shè)為基頻的30倍，即1500hz,仿真時間設(shè)

18、為0.06s,在powergui中設(shè)置為離散仿真模式，sample time為5*10s,運(yùn)行后結(jié)果圖如下：精品.三相spwm逆變器m=1時的仿真波形由上至下分別為直流電流波形，交流相電壓波形，相電流波形，線電壓波形；輸出電壓諧波分析如下圖：精品.三相spwm逆變器m=1時的諧波分析圖所以當(dāng)m=1時，輸出線電壓的幅值為0.866u，諧波的分析符合之前分析結(jié)果，主要在開關(guān)頻率的整數(shù)倍附近。經(jīng)分析，相電流的thd僅為3.56%，若進(jìn)一步提高開關(guān)頻率，則電流更加近似于正弦波。4、 死區(qū)時間（dead time)對其影響眾所周知，橋式電路是很多逆變電路的基本結(jié)構(gòu)，在理想情況下，每個橋臂的上下開關(guān)管嚴(yán)格

19、輪流導(dǎo)通和斷開。但實際情況并非如此，每個開關(guān)管的通斷都需要一定時間，關(guān)斷時間比導(dǎo)通時間長，所以為了防止橋臂短路，通常會讓觸發(fā)信號推遲一段時間，稱為死區(qū)時間。在此時間內(nèi)橋臂上下開關(guān)都沒有觸發(fā)信號，橋臂的工作狀態(tài)將取決于兩個續(xù)流二極管和該相電流的方向。精品.在下圖中，和分別是無死區(qū)時a相橋臂上下開關(guān)管的互補(bǔ)驅(qū)動信號，和分別是將理想互補(bǔ)信號的各個上升沿均推遲了死區(qū)時間的實際spwm驅(qū)動脈沖。當(dāng)電流為負(fù)值時，電流由橋臂上管的反并聯(lián)二極管和下管承載，因此在上下脈沖都不存在的死區(qū)時間里工作，輸出電壓為正；當(dāng)電流為正值時，電流由橋臂下管的反并聯(lián)二極管和上管承載，因此在上下脈沖都不存在的死區(qū)時間里工作，輸出電

20、壓為負(fù)。綜上所述，下圖中畫出了有死區(qū)時的實際輸出電壓波形、對照無死區(qū)時的理想輸出電壓。定義死區(qū)對輸出電壓的影響為死區(qū)畸變電壓 =-如下圖所示，為寬度為、高度為的窄脈沖，其周期與調(diào)制波相同，其符號與電流相反，正電流時為負(fù)，負(fù)電流時為正。橋臂逆變的實際輸出電壓即為無死區(qū)時的理想輸出電壓再疊加上死區(qū)畸變電壓，因此只需對進(jìn)行分析，再結(jié)合理想電壓的分析結(jié)果，便可確定死區(qū)時間對逆變器輸出電壓的影響。精品.死區(qū)時間對逆變橋臂輸出的影響 死區(qū)畸變電壓的窄脈沖可以用調(diào)制波周期的矩形脈沖等效，對其進(jìn)行傅里葉分析知其包含3、5、7次奇次諧波，因此死區(qū)將低次諧波引入逆變器，降低了逆變器的諧波性能。5、 通過仿真研究死區(qū)時間的影響 仿真模型的建立以之前的為基礎(chǔ)，使用simpowersystems/extra libray/discrete control blocks 中的“discrete on/off delay”來模擬死區(qū)時間。在pwm發(fā)生器與三相橋的驅(qū)動信號輸入端之間插入此模塊，選擇上升沿滯后模式，dead time為2*10s。仿真模