VHDL硬件描述語(yǔ)言四位加法器實(shí)驗(yàn)報(bào)告

1、題目：硬件描述語(yǔ)言實(shí)驗(yàn)四：四位加法器姓名：* 學(xué)號(hào)： * 地點(diǎn)： 主樓402 時(shí)間： 3月21日 一、實(shí)驗(yàn)?zāi)康模哼M(jìn)一步練習(xí)VHDL語(yǔ)言設(shè)計(jì)工程的建立與仿真的步驟和方法、熟悉VHDL語(yǔ)言基本設(shè)計(jì)實(shí)體的編寫方法。二、實(shí)驗(yàn)環(huán)境：PC個(gè)人計(jì)算機(jī)、Windows XP操作系統(tǒng)、Quartus II集成開(kāi)發(fā)環(huán)境軟件。三、設(shè)計(jì)要求：采用三種方式設(shè)計(jì)一個(gè)四位加法器，實(shí)體名稱分別為“adder4”、“adder4_2”、和“adder_3”,四位加法器的引腳與功能如下表。端口模式端口名數(shù)據(jù)類型說(shuō)明in（輸入）astd_logic_vector(3 downto 0)加數(shù)b加數(shù)cistd_logic低位進(jìn)位out

2、（輸出）sstd_logic_vector(3 downto 0)和costd_logic高位進(jìn)位四、實(shí)驗(yàn)步驟：1、采用寄存器傳輸?shù)拿枋龇绞剑菏紫刃陆ㄒ粋€(gè)工程，命名為“adder4”，然后編輯代碼。注意在模塊內(nèi)部（構(gòu)造體說(shuō)明部分）需要定義三個(gè)連接線，定義語(yǔ)句為：signal c0,c1,c2 : std_logic代碼如下：library ieee;use ieee.std_logic_1164.all;entity adder4 isport ( a,b: in std_logic_vector (3 downto 0); ci: in std_logic; s : out std_logi

3、c_vector (3 downto 0); co: out std_logic);end entity;architecture rtl of adder4 issignal c0,c1,c2 : std_logic;begin s(0) = a(0) xor b(0) xor ci; c0= (a(0) and b(0) or (a(0) and ci) or (b(0) and ci); s(1)= a(1) xor b(1) xor c0; c1= (a(1) and b(1) or (a(1) and c0) or (b(1) and c0); s(2)= a(2) xor b(2)

4、 xor c1; c2= (a(2) and b(2) or (a(2) and c1) or (b(2) and c1); s(3)= a(3) xor b(3) xor c2; co= (a(3) and b(3) or (a(3) and c2) or (b(3) and c2);end rtl;仿真波形圖如下：仿真電路圖如下：由上圖可知設(shè)計(jì)是正確的。2、 采用行為描述方式：首先新建一個(gè)工程，命名為“adder4_2”，然后編輯代碼。在編寫代碼過(guò)程中應(yīng)注意以下幾個(gè)要點(diǎn)：1、VHDL語(yǔ)言可以進(jìn)行高層次抽象的行為描述，而不用描述硬件電路的具體邏輯關(guān)系。例如在描述加法器時(shí)，可以用如下語(yǔ)句：s

5、= a + b + ci;上述描述方法需要用到ieee庫(kù)中的ieee.std_logic_unsigned.all。2、為了能夠生成進(jìn)位，四位加法器在內(nèi)部應(yīng)得到五位的和，因此兩個(gè)加數(shù)也應(yīng)擴(kuò)充為五位。擴(kuò)充字長(zhǎng)可應(yīng)用并置運(yùn)算完成。如下語(yǔ)句將四位信號(hào)a在最高端并置一個(gè)0而成為五位信號(hào)aa：aa = 0 & a;將五位信號(hào)ss的低四位賦值給四位信號(hào)s的語(yǔ)句如下：s = ss(3 downto 0);和的最高位作為加法器的進(jìn)位輸出。代碼如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ad

6、der4_2 isport (a,b: in std_logic_vector(3 downto 0);ci : in std_logic;s : out std_logic_vector(3 downto 0);co : out std_logic);end entity;architecture rtl of adder4_2 issignal aa,bb,ss:std_logic_vector(4 downto 0);beginaa = 0&a;bb = 0&b;ss = aa+bb+ci;s = ss(3 downto 0);co= ss(4);end rtl;仿真波形圖如下：仿真電路

7、圖如下：由上圖可知設(shè)計(jì)是正確的。3、 采用構(gòu)造體的結(jié)構(gòu)描述方式：首先新建一個(gè)工程，命名為“adder4_3”，然后編輯代碼。（附加要求：應(yīng)用一位全加器按如下電路圖通過(guò)結(jié)構(gòu)描述方式構(gòu)造四位加法器）代碼如下：library ieee;use ieee.std_logic_1164.all;entity full_adder isport (a: in std_logic;b : in std_logic;ci : in std_logic;s : out std_logic;co : out std_logic);end entity;architecture rtl of full_adder

8、isbegins = a xor b xor ci;co = (a and b) or (a and ci) or (b and ci);end rtl;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder4_3 is port (A,B: in std_logic_vector(3 downto 0); Ci: in std_logic; S: out std_logic_vector(3 downto 0); Co: out std_logic);end entity;ar

9、chitecture rtl of adder4_3 issignal C0,C1,C2:std_logic;component full_adder is port ( a,b : in std_logic; ci: in std_logic; s : out std_logic; co: out std_logic);end component full_adder;beginU0:full_adder port map(A(0),B(0),Ci,S(0),C0);U1:full_adder port map(A(1),B(1),C0,S(1),C1);U2:full_adder port map(A(2),B(2),C1,S(2),C2);U3:full_adder port map(A(3),B(3),C2,S(3),Co);end rtl;仿真波形圖如下：仿真電路圖如下：由上圖可知設(shè)計(jì)是正確的。5、 三種描述方式的比較：這三種描述方式是從不同的角度對(duì)硬件系統(tǒng)進(jìn)行行為和功能的描述。行為方式描述是對(duì)整個(gè)系統(tǒng)數(shù)學(xué)模型的描述，并不真正考慮其實(shí)際的操作，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序其抽象程度高，很難直