0.13um-shrink工藝的嵌入式閃存的耐久性特性研究_V2.0

1、摘要0.13um-shrink工藝的嵌入式閃存的耐久性特性研究摘 要 耐久性特性是存儲類芯片最為重要的可靠性課題之一。0.13um-shrink閃存器件因為其特殊的結(jié)構(gòu)和工作模式，導致了特有的器件特性，同時還引入了其他的可靠性問題。 本文綜合了直流電壓應力和 UV 方式，研究了三柵分柵閃存器件耐久性退化機理，實驗驗證了多晶到多晶的 F-N電子隧穿擦除操作引起的隧穿氧化物束縛電子是導致三柵分柵閃存器件退化的重要原因?；谄骷途眯酝嘶瘷C理，講述了三柵分柵 閃存特殊的結(jié)構(gòu)和操作方式。 在耐久性優(yōu)化方面，本論文重點從器件操作條件對三柵分柵閃存器件的耐久性進行了研究。在優(yōu)化器件操作條件方面，提出了過擦

2、除方法和動態(tài)調(diào)節(jié)擦除電壓的方法，應用于單個存儲單元的測試中，相較于原始的擦除操作條件，能夠很好的改善器件的耐久特性。關鍵詞：閃存，耐久性，陷阱束縛電荷，耐久性優(yōu)化,尺寸縮小AbstractInvestigation of 0.13um-shrink Flash Characteristics and Endurance ReliabilityAbstractEndurance is one of the most important reliability topics in flash memory. Due to the special physical structure and ope

3、ration method in 0.13um-shrink flash memory, it has a unique device characteristic and a new reliability problem.In this thesis, by using of DC (Direct Current) stress and UV (ultraviolet), the mechanism of endurance degradation in triple split-gate flash memory is investigated. Poly-to-poly F-N (Fo

4、wler-Nordheim) erase tunneling induced electron trapping is confirmed to dominate the degradation of triple split-gate flash device during cycling. As for endurance optimization, the studies are carried out on the operation conditions. Two methodsOver-erase and Dynamic Adjusting Erase Voltageare put

5、 forward and proved effectively for the enhancement of endurance characteristics in single-cell samples.Keywords: Flash, Endurance, Electron Trapping, shrink目錄目 錄摘要.IAbstract II第一章 緒論11.1非易失性半導體存儲器技術的發(fā)展歷史.11.1.1 從 ROM 發(fā)展到 EPROM 11.1.2 從 EPROM 發(fā)展到 EEPROM 21.1.3 從 EEPROM 發(fā)展到 Flash Memory31.2 0.13um-sh

6、rink 閃存芯片簡介 111.2.1芯片結(jié)構(gòu)介紹 .111.2.2芯片原理介紹 .131.2.3芯片制造流程 .171.2.4芯片測試流程 .18 1.3 0.13um-shrink閃存的市場前景和耐久性研究的必要性1.4本論文的工作 .20第二章閃存芯片的耐久性研究現(xiàn)狀和耐久特性退化原理研究222.1研究現(xiàn)狀分析 .222.1.1 源端通道熱電子注入（SSI）導致的耐久特性退化 .222.1.2 Poly 到 Poly 的 F-N 隧穿導致的耐久特性退化 .232.2耐久特性退化原理 .252.3本章小結(jié) .48第三章 0.13um-shrink閃存器件耐久特性和工作條件的關系研究493.

7、1器件耐久特性和工作條件的關系研究 493.2器件耐久特性和環(huán)境溫度的關系研究523.2.1實驗準備和過程 .523.2.2實驗結(jié)果和解析 .533.3本章小結(jié) .56第四章0.13um-shrink閃存芯片耐久特性優(yōu)化的研究 .574.1存儲單元過擦除法 .574.2存儲單元動態(tài)擦除法 .594.2.1基本理論 .604.2.2實驗結(jié)果和解析 .614.3本章小結(jié) .70第五章 總結(jié) 80參考文獻 81附 錄 .89致謝 .900.13um-shrink工藝的嵌入式閃存的耐久性特性研究第一章 緒論1.1 引言 半導體存儲器件是現(xiàn)代化信息處理的一個必要組成部分，和其他的Si工藝技術一樣，儲存技

8、術在容量和特性方面也跟隨著摩爾定律成長的腳步。當不外加電源的時候，這類儲存器件也能在相當長的時間里保持著之前寫進去的信息。非易揮發(fā)性閃存器件（Nonvolatile Memories，NVM）是固態(tài)存儲類器件中一個占主導地位的分支。由于量產(chǎn)規(guī)模和較大的市場份額，非易揮發(fā)性閃存器件一直都受到大眾的關注。本文所研討的0.13um-shrink閃存屬于非易揮發(fā)性半導體存儲器件的一種。本節(jié)對非易揮發(fā)性半導體存儲器技術的發(fā)展史進行了簡單的回看，同時對各類存儲的技術特點進行了簡介?？芍?，閃存的技術是非易揮發(fā)性半導體存儲技術的發(fā)展方向的典型代表，該技術具有先進性與較好的市場實用價值。1.1.1 從 ROM

9、發(fā)展到 EPROM上世紀六零年代中葉，金屬氧化物半導體（MOS，Metal-Oxide-Semiconductor）以其卓越的集成度與器件性能開始取代當時普遍采用的磁芯存儲器（magnetic corememory），成為半導體存儲器技術的發(fā)展主流。但是由于 MOS 器件無法在斷電的情況下長時間的保留已有的數(shù)據(jù)，非易失性半導體存儲器的市場仍然被只讀存儲器（ROM，Read-Only Memory）所占據(jù)。1967 年 ， 浮柵（ FG ， Floating Gate ） 的概念與金氮氧半導體 （ MNOS,Metal-Nitride-Oxide Semiconductor）結(jié)構(gòu)的存儲器被率先推

10、出，用于克服 MOS 器件固有的數(shù)據(jù)易失性缺陷，其設計存儲功能已經(jīng)超出當時的 ROM。1971 年，就在1k 的隨機存儲器（RAM, Random Access Memory）推廣市場不久，同樣大小、基于 浮柵概念的紫外光擦除式可編程只讀存儲器（EPROM，UV-erasable ProgrammableROM）問世了。EPROM 是首個能被用戶電學化編程且能實現(xiàn)擦除操作的非易失性半導體存儲器。所有的 EPROM 產(chǎn)品都是基于浮柵存儲的概念開發(fā)的，一般采用溝道熱電子注入（CHI,Channel Hot-electron Injection）作為編程方式。由于溝道熱電子注入要求高電壓、大電流，E

11、PROM 在編程時需要從外部提供一個通常為 12V 的電壓源，一個字節(jié)（byte）的編程時間一般在 1ms 到 100ms 之間。EPROM 器件只具備向浮柵提供電子的機制，它的擦除必須通過紫外光照射來實現(xiàn)，其物理本質(zhì)是為浮柵內(nèi)的電子提供額外的能量，使其能夠克服界面勢壘而逸出。紫外光擦除時間通常為 20分鐘，在進行擦除操作時，器件必須處于斷電狀態(tài)。由于 EPROM 的擦除不需要做到逐個字節(jié)，整個存儲單元的結(jié)構(gòu)的結(jié)構(gòu)可以由單個的浮柵 MOS 器件組成；也正是因為這樣，EPROM 的集成度可以做到與動態(tài)隨機存儲器（DRAM, Dynamic 第一章 緒論Random Access Memory）相

12、比擬。為了進行紫外光照射擦除，EPROM 器件的封裝上必須安裝一個石英窗口，這大大增加了產(chǎn)品的封裝成本。同時 EPROM 必須拿出電路板進行編程和擦除也給產(chǎn)品 封 裝 增 加 了 難 度 。 為 了 克 服 這 些 限 制 ， 一 次 性 可 編 程 （ OTP,One-Time-Programmable）器件被開發(fā)出來它的結(jié)構(gòu)與 EPROM 類似，通常只被編程一次，之后便被當作 ROM 使用。由于無需進行再擦除，這種產(chǎn)品的封裝上不需要石英窗口，從而達到降低成本的目的。1.1.2 從 EPROM 發(fā)展到 EEPROM1983 年，基于浮柵概念和 MNOS 結(jié)構(gòu)的 16k 電擦除式可編程只讀存儲

13、器（EEPROM，Electrically Erasable & Programmable Read-only Memory）被開發(fā)出來?；诟鸥拍畹?EEPROM 非常類似于 EPROM，與器件溝道區(qū)域絕緣的是 n 型摻雜的多晶硅平板。由于高質(zhì)量的氧化物將這一平板完全與其它電極隔離，因而形成了浮柵。通常，與浮柵耦合的是一個或多個電極，而器件溝道的導通與否是由浮柵中所儲存電子的數(shù)量決定的。其與 EPROM 最主要的不同在于在 EEPROM 電路中，所有的操作都通過電信號完成，存儲器不必拿出電路板進行擦除和編程。同時，每一項操作（包括擦除）都可以做到逐個字節(jié)進行，再不會像 EPROM 那樣即使

14、只需要對一個字節(jié)進行更改，也必須對整個芯片進行擦除和重新編程。功能的完整性導致了 EEPROM 結(jié)構(gòu)的復雜性。與單個 MOS 器件組成的 EPROM存儲單元不同，EEPROM 存儲單元一般由一個存儲晶體管加上一個選擇晶體管組成（如圖 1-1 所示），因此也常常被稱為雙晶體管存儲單元。存儲單元結(jié)構(gòu)的擴充，造成了單個字節(jié)占用的芯片面積增加，這也是 EEPROM 的集成度總是落后于EPROM 一到兩代的主要原因。電荷束縛（charge trapping）和浮柵這兩種存儲概念在 EEPROM 產(chǎn)品上都得到了應用。其中，MNOS 存儲單元自身的結(jié)構(gòu)就是可以進行電擦除的，而浮柵單元則通常通過 F-N 電子

15、隧穿（Fowler-Nordheim electron tunneling）或溝道熱電子注入（CHEI，Channel Hot Electron Injection）來進行擦除和編程。對于理想非易失性隨機存儲器（無需外部能源便可保存數(shù)據(jù)、像 RAM 一樣快速讀取和編程、高集成度、低功耗、低成本）的追求，使得 EEPROM 的功能越來越復雜。目前的 EEPROM 已經(jīng)具備了數(shù)據(jù)和地址鎖定（data and address latching）、 內(nèi)部編程時序（ internal timing for programming ） 、頁式存儲（ page-mode programming ） 、與 T

16、TL 邏輯完全兼容 （ complete transistor-transistor logic compatibility）、芯片內(nèi)脈沖整形（on-chip pulse shaping）、數(shù)據(jù)輪詢（data polling）等大量功能，因此也往往被稱為全功能電擦除式可編程只讀存儲器（FF-EEPROM，F(xiàn)ull-Feature EEPROM）。由于附加了系統(tǒng)內(nèi)編程（in-system programmability）的功 0.13um-shrink工藝的嵌入式閃存的耐久性特性研究能，EEPROM 具有很強的系統(tǒng)適應性，可以廣泛應用在智能控制器（intelligentcontroller）、人

17、工智能（AI，Artificial Intelligence）、可編程邏輯器件（PLD， Programmable Logic Device）等眾多領域。圖 1-1 EEPROM 存儲單元的基本結(jié)構(gòu)正是由于 EEPROM 強大的功能和良好的系統(tǒng)適應性，很多分析家預言它將迅速占領市場，并最終取代 EPROM 而成為微處理器控制系統(tǒng)的標準程序存儲介質(zhì)。而實際上，EEPROM 市場份額的增加直到 1992 年才出現(xiàn)，且增長的勢頭也不如想象中那么迅猛：直到 1995 年，EEPROM 的市場份額才超出了 EPROM。造成這一 延遲的主要原因是：（1）每個存儲位（bit）的成本上，EEPROM 相比 E

18、PROM 要高出很多；（2）由于軟件支持的限制，F(xiàn)F-EEPROM 一直沒能得到大規(guī)模的應用；（3）對于 EEPROM 的器件可靠性（reliability）缺乏了解。1.1.3 從 EEPROM 發(fā)展到 Flash Memory1、閃存存儲器的技術特點為了避免 EEPROM 高存儲成本問題，一個途徑就是采用閃存存儲器（flashmemory），也可稱為閃存電擦除式可編程只讀存儲器（flash EEPROM）。相比于通常意義上的 FF-EEPROM，F(xiàn)lash EEPROM 的最大不同就是擦除操作不再需要做到逐個字節(jié)。由于整個存儲陣列（memory array）或存儲塊（memory bloc

19、k）中的數(shù)據(jù)可以一次性快速擦除，閃存存儲器周邊電路的復雜性被大大降低，每個存儲字節(jié)的成本也因此減少很多。1987 年，Masupka 等人利用只有一只晶體管的 EEPROM 第一章 緒論單元、新的擦除/編程電路技術以及高速靈敏度放大器制作了第一塊 256k 閃存存儲 器。到 1995 年，F(xiàn)lash EEPROM 的成本已經(jīng)低于 DRAM，而閃存市場也開始成為非 易失性半導體存儲器的最大市場。閃存存儲器的出現(xiàn)實際上是 EEPROM 技術走向成 熟、集成電路制造工藝發(fā)展到亞微米以下、對大容量電可擦寫存儲器的需求這三者 的綜合產(chǎn)物。它將 EPROM 與 EEPROM 的優(yōu)點有效地結(jié)合在了一起：閃存

20、存儲器的存 儲單元像 EPROM 一樣由單個晶體管組成，因此大大縮小了單個字節(jié)的存儲面積、提 高了器件的集成度；同時，閃存存儲器與 EEPROM 一樣，可以實現(xiàn)系統(tǒng)內(nèi)的電可擦 除可編程，從而滿足了系統(tǒng)對于存儲器件功能完整性的要求。通常，當對一部分存儲陣列進行寫操作時而對其他部分產(chǎn)生的數(shù)據(jù)干擾是閃存 技術最關注的一個問題。由于存儲單元像編程和擦除時，由于追求減 小存儲單元的面積達到降低成本的目的，在設計時省略了一些選擇柵，而這些共用 選擇柵的單元當周圍的單元被編程時就會產(chǎn)生干擾現(xiàn)象，一個好的實際可以避免這 一問題,圖 1-2 給出了本論文中所使用的三柵分柵閃存編程干擾的實例圖 1-2 三柵分柵閃

21、閃存編程干擾示意圖閃存存儲器在編程前也要進行全片擦除。但為了使擦除后每個單元的開啟電壓 比較一致，在全片擦除前所有的單元都要進行預編程，否則已經(jīng)擦除的單元容易出 現(xiàn)過度擦除（over-erase）現(xiàn)象。如圖 1- 所示，通常情況下器件編程后由于有 電子進入浮柵，器件的開啟電壓（threshold voltage）會升高；器件擦除后，開啟電壓則因為電子流出浮柵而降低。所謂“過度擦除”就是指器件的開啟電壓變得 過低甚至變負的現(xiàn)象。這就意味著該器件被耗盡（depleted），該單元晶體管將一 0.13um-shrink工藝的嵌入式閃存的耐久性特性研究直導通。這一異常會妨礙單元陣列的整體功能，造成對存

22、儲單元不能進行選擇或者 解除選擇。為了防止這種錯誤的發(fā)生，除了預編程之外，操作系統(tǒng)還會采用一種特 殊的算法來恢復被過度擦除的單元，但是這會增加存儲控制的復雜性，并且耗費更 多的擦除時間。圖過度擦除效應導致器件開啟電壓變負的示意圖閃存存儲器在完成擦除/編程操作后通常都會進行有效性驗證，即在完成擦除/編程操作后將所有單元按字節(jié)讀出，判斷是否所有的單元都達到預期的開啟電壓； 如果沒有達到，就會延長擦除/編程的時間，直到所有的單元都滿足要求為止。這種“過擦除”情況在具有疊柵存儲器件與選擇柵器件所組合的分柵閃存中得 到很好的控制，由于選擇柵器件對器件溝道的控制作用，即使疊柵存儲器件處于“過擦除”狀態(tài)，因

23、為選擇柵器件溝道的關閉從而避免的該存儲單元對整個陣列的影響， 同時簡化外圍的驗證電路的設計。2、閃存存儲器的常見架構(gòu)閃存存儲器的存儲單元有很多種類型，而這些存儲單元的架構(gòu)主要分為或非型（NOR）和與非型（NAND）兩種。當每次讀取只針對單個存儲單元進行操作時，往往采用 NOR 型架構(gòu)。如圖 1-4 所示，以數(shù)據(jù)讀取操作為例進行說明。在進行數(shù)據(jù)讀取時，屬于同一個字節(jié)（byte，1 個字節(jié)相當于 8 個 bit）或者字（word，1 個字 等于 2 個字節(jié)）的存儲單元共享同一條字線（WL，Word Line），8 條（或者 16 條）位線（BL，Bit Line）以及同樣數(shù)目的感測放大器（sens

24、or amplifier）被同時激活。當被讀取的存儲單元的地址被傳送進來時，行解碼器（row decoder）會在把被選中 第一章 緒論的字線電位拉高的同時保持其他字線接地。由于被讀取的存儲單元的位線與感測放大器相連，如果該單元已被編程（對應于高開啟電壓），那么沒有電流流過位線，該單元被標記為“0”；如果該單元已被擦除（對應于低開啟電壓），那么感測放大器就會探測到讀取電流，從而把該單元標記為“1”。最終的讀取值通過輸出緩沖器（buffer）被傳送給數(shù)據(jù)總線（bus），整個讀取操作完成。大多數(shù)的 NOR 型存儲單元采用溝道熱電子注入編程和 F-N 電子隧穿擦除，其優(yōu)點是編程速度很快，缺點是利用開

25、啟電壓來控制被擦除的單元，因此需要額外的 成本來控制過度擦除現(xiàn)象的發(fā)生。圖 1-4 NOR 型閃存器件的基本架構(gòu)圖 1-5 NAND 型閃存器件的基本架構(gòu) 0.13um-shrink工藝的嵌入式閃存的耐久性特性研究除了上述的 NOR 型并行架構(gòu)之外，閃存存儲器還可以形成 NAND 型串行架 構(gòu)。如圖 1-5 所示，在位線與源端之間有 m 個存儲單元串聯(lián)在一起。由于位線上接觸（contact）的數(shù)目從 NOR 型中的每個存儲單元 1 個減少為每 m 個單元 1 個，這種架構(gòu)可以有效的減小存儲矩陣（memory matrix）的面積，大大地提高存儲密度，降低生產(chǎn)成本。同樣以數(shù)據(jù)讀取操作為例進行說明

26、。當某個存儲單元被選中進行讀取操作時，它的控制柵（CG，Control Gate）會被保持在 0V，而與它串聯(lián)的其余單元（不論其實際開啟電壓的高低）的控制柵則統(tǒng)一被拉升到高電平，僅充當傳輸門（transfer gate）的作用。這樣，當且僅當被選中的存儲晶體管的開啟電壓為負時（此時該存儲晶體管成為耗盡型晶體管），才有電流通過這一串聯(lián)序列的位線流向感測放大器。NAND 型閃存通常以頁（page）為單位，經(jīng)過頁面寄存器向 I/O 端口傳輸數(shù)據(jù)（串聯(lián)架構(gòu)會使讀出放大器的信號過于微弱，因此必須利用寄存器進行穩(wěn)定輸入）。由于在 NAND 型架構(gòu)中讀取電流需要通過一整個序列的存儲單元和選擇晶體管，NAND

27、 型閃存的讀取速度通常無法滿足隨機讀?。╮andom access）的要求。此外，NAND 型存儲單元的數(shù)據(jù)擦除和編程都通過 F-N 電子隧穿完成，因此與 NOR 型存儲單元相比（溝道熱電子注入編程），NAND 型存儲單元的編程速度也較慢。以上兩個因素決定了 NAND 型閃存存儲器多用于數(shù)碼相機存儲卡、mp3播放器等對于存儲密度要求較高的電子產(chǎn)品中。綜上所述，NOR 與 NAND 這兩種閃存技術各有所長，且優(yōu)勢互補。而在實際應用中，這兩種閃存技術也正在呈現(xiàn)一種融合的趨勢：Spansion 公司的 ORNAND 技術和三星公司的 OneNAND 技術是目前這一領域內(nèi)具有代表性的技術方案。前者采用

28、的是 NOR 并行存儲單元架構(gòu)，同時帶有 NAND 的接口；與通常利用浮柵存儲電荷的 NAND 型閃存不同，它是在 單元晶體管源區(qū)和漏區(qū)形成的氮化膜中保存電荷，從而實現(xiàn)了 2 bit/單元的多值化存儲。后者則是采用 NAND 邏輯結(jié)構(gòu)的存儲內(nèi)核和 NOR 的控制接口，并直接在系統(tǒng)內(nèi)整合一定數(shù)量的 SRAM 作為高速緩沖區(qū)，這樣它就可以在性能指標上接近NOR 型閃存，而在存儲容量指標上接近 NAND 型閃存。3、現(xiàn)存 NOR 閃存結(jié)構(gòu)及工作原理I. T 型閃存存儲器件T 型閃存存儲器件來源于傳統(tǒng)的 T 型 EPROM 技術，是由于單個存儲單元的有源區(qū)結(jié)構(gòu)布局類似 T 字母形狀而得名。如圖 1-6

29、(a)和(b)給出 T 型閃存存儲陣列中四單元的布局圖和單個字節(jié)的截面圖。 第一章 緒論圖 1-6 T 型閃存存儲陣列布局圖和截面圖。(a)單個閃存存儲陣列中四單元布局圖；(b)單個存儲單元的截面圖T 型閃存單元一般采用熱電子編程(圖 1-7)，通過在漏極加 5-7 伏的電壓，控制柵上加 10-12 伏，其他各端點接 0 伏，這樣在漏結(jié)附近產(chǎn)生一個能產(chǎn)生足夠多熱電子的高橫向溝道電場。同時，由于漏極端垂直電場的存在，一部分能量高于的熱電子(3.2eV)就會 Si-SiO2 勢壘進入浮柵，從而導致器件達到高閾值區(qū)域(5V)。圖 1-7 T 型存儲器件編程操作示意圖器件擦除采用電子從浮柵 F-N 隧

30、穿至源端或溝道區(qū)域。在電學擦除時，浮柵與n+源端(溝道區(qū)域)之間的隧穿氧化物中的電場一般需要達到 10MV/cm。典型的擦除脈沖周期一般為 10ms。目前，普遍采用的擦除方式有三種:零柵壓高源壓擦除(圖1-8a)、負柵壓高源壓擦除(圖 1-8b)和溝道擦除（圖 1-8c）。 0.13um-shrink工藝的嵌入式閃存的耐久性特性研究圖 1-8 T 型閃存器件擦除操作示意圖II. 源極耦合分柵（SCSG）閃存存儲器件源極耦合分柵(SCSG)閃存存儲器是利用單層多晶硅同時實現(xiàn)控制柵和源端選擇柵的作用，見圖 1-9。類似于 T 型閃存器件，SCSG 器件采用漏極熱電子注入方式編程，而擦除操作類似于零

31、柵壓高源電壓的源結(jié)擦除方式。圖 1-9 源極耦合分柵（SCSG）閃存器件布局和剖面圖III. 場增強隧穿注入閃存存儲器件 場增強隧穿注入閃存存儲器件是單器件分柵閃存結(jié)構(gòu)，這一結(jié)構(gòu)采用多晶到多晶的 F-N 隧穿實現(xiàn)擦除操作，源端熱電子注入實現(xiàn)編程操作。多晶到多晶的隧穿來 第一章 緒論源于特殊浮柵結(jié)構(gòu)帶來的場增強隧穿注入，而源端注入可以實現(xiàn)10-3 數(shù)量級的注入效率，因而允許芯片內(nèi)單電壓源實現(xiàn)的小規(guī)模的電荷泵的使用。同時，在同樣工藝技術下，該分柵閃存的存儲單元尺寸與傳統(tǒng)的疊柵閃存尺寸相當。圖 1-10 和圖1-11 分別給出該器件俯視圖和截面圖。圖 1-10 場增強隧穿注入閃存器件布局圖 1-11

32、 場增強隧穿注入閃存器件沿字線和位線方向的剖面圖存儲單元的擦除操作由浮柵邊緣的形狀來實現(xiàn)柵極增強 F-N 隧穿，如圖 1-12。擦除操作時，漏源端接地而字線被偏置于一高電位，由于在隧穿注入點區(qū)域高電場 強度的存在，因此可以在適中的電壓下實現(xiàn)器件的擦除操作。器件編程操作采用源端熱電子注入。在編程時，控制柵起選擇作用的溝道被偏 置于線性狀態(tài)，而浮柵在高源端電壓的耦合下處于飽和狀態(tài)。電子在選擇柵溝道和 間隙區(qū)被加速成為熱電子，在浮柵區(qū)域，受垂直電場的影響改變電子的方向，一部 分能量大于 3.2eV 的熱電子注入浮柵，從而實現(xiàn)了器件的編程。源端注入編程由于 注入效率高，因此器件編程周期較短（20 s）

33、；同時，由于編程電流需求小1 A，頁編程成為可能。 0.13um-shrink工藝的嵌入式閃存的耐久性特性研究圖 1-12 與浮柵結(jié)構(gòu)相關的增強 F-N 隧穿能帶示意圖1.2 三柵分柵閃存器件簡介三柵分柵閃存器件是一種類似于場增強隧穿注入的、更為復雜特殊的分柵閃存器件，在本節(jié)中先對分柵閃存器件的器件結(jié)構(gòu)、操作原理和相關可靠性問題進行一個簡要介紹。1.2.1 芯片的結(jié)構(gòu)介紹本文研究的閃存器件屬于 NOR 型三柵分柵并行架構(gòu)，它利用源端熱電子注入（SSI，source side hot electron injection）進行編程，利用 F-N 電子隧穿進行擦除。器件的結(jié)構(gòu)示意圖以及沿溝道方向的

34、截面圖如圖 1-13（a）、（b）所示。整個存儲單元主要分為字線（WL，Wordline）和浮柵兩大部份，字線下方的柵氧層以及它與浮柵之間的隧穿氧化層都由高溫沉積二氧化硅薄膜構(gòu)成。浮柵與控制柵（CG，Control Gate）以及源線（SL，Source Line）下的重摻雜區(qū)域（n+）有相當部分的重疊，目的是利用電容耦合效應產(chǎn)生浮柵耦合電位。與傳統(tǒng)的疊柵（stacked gate）閃存器件相比，三柵分柵閃存器件可以過字線與浮柵來實現(xiàn)對兩段溝道的獨立控制，因此能夠有效地避免過度擦除效應。同時，相比于傳統(tǒng)的溝道熱電子注入編程, 源端熱電子注入編程所需要的電壓更低，效率也更高（詳見 1.2.2）。

35、 第一章 緒論圖 1-13(a) 三柵分柵閃存器件基本結(jié)構(gòu) (b)三柵分柵閃存器件 SEM 截面圖,出自Grace 0.13um 分柵閃存器件。當三柵分柵閃存器件進行讀取操作時，字線上所加電壓使得字線下方的溝道反型開啟，位線與源線之間溝道電流的大小主要取決于浮柵下方溝道的狀態(tài)。如果器件經(jīng)過了擦除操作，由于擦除時字線與浮柵之間高強電場引發(fā)的 F-N 電子隧穿效應，電子將被拉出浮柵，從而導致浮柵電位升高，浮柵下方的溝道因此反型開啟，讀取到的溝道電流較大。同理，如果器件經(jīng)過了編程操作，由于編程后浮柵電位降低，浮柵下方的溝道關閉，讀取到的就是小的溝道電流。通常情況下，這兩種狀態(tài)對應的溝道電流大小相差在

36、 2 個數(shù)量級以上。對三柵分柵閃存器件進行狀態(tài)判斷正是根據(jù)器件讀取時溝道電流的大小。如圖1-4，三柵分柵閃存器件的存儲矩陣按照行（row）、列（column）進行排列，每若干列存儲單元共享一個輸入/輸出端口（I/O，Input/Output）。通常，每一個輸入/輸出端口所屬的存儲矩陣中會有一列被當作參考列，它與每一行的交叉所代表的存儲單元便被稱為參考單元。每一行所屬的參考單元在器件擦除后讀取電流的平均值便是對這一行上所有存儲單元進行狀態(tài)判斷時的參考值。通常取這一讀取電流值的30%為判斷標準（也被稱為 user mode），讀取電流大于它的存儲單元會被認為是“1”，而讀取電流小于它的存儲單元則被

37、認為是“0”。表 1-1 給出了三柵分柵閃存器件 進行擦除、編程以及讀取操作時對應的工作條件。表 1-1三柵分柵閃存器件工作條件操作字線電位位線電位源線電位控制柵電位操作時間編程1.4V0.2V5V10V10us擦除10.5V0V0V0V10ms讀取25V1V0V2V 0.13um-shrink工藝的嵌入式閃存的耐久性特性研究1.2.2 芯片的原理介紹對于浮柵閃存器件來說，浮柵中電荷的寫入和擦除存在著幾種不同的方式，但無論哪種方式都存在著由于載流子通過隧穿氧化物所帶來的一系列問題。當前主要的編程機理有如下幾種：薄氧化物 F-N 隧穿（10nm），增強型的 F-N 隧穿在多晶氧化物上，溝道熱電子

38、注入（CHE），源端溝道熱電子注入（SSI）和襯底熱電子注入（SHEI）。前兩種編程機理是建立在氧化層量子隧穿機理上，而后三種是建立在注入載流子被大橫向電場（CHE 和 SSI）或者硅襯底的縱向電場（SHEI）加速，從而能夠越過 Si-SiO2 勢壘的基礎上。編程方式、器件結(jié)構(gòu)以及排列結(jié)構(gòu)的選擇由特定的應用需求所決定。擦除機理是上面所提及的 F-N 隧穿和多晶氧化物 F-N隧穿。對于本論文所使用的三柵分柵閃存，其采用 SSI 進行編程，Poly/SiO2 F-N隧穿進行擦除，下面著重對這兩種機理作簡要的介紹。1、F-N 電子隧穿F-N 電子隧穿本質(zhì)上是一種場輔助電子隧穿機制。如圖 1-14 給

39、出了在柵極加負偏壓時多晶硅氧化物硅襯底的能帶圖。起初，用硅導帶電子表征的勢壘呈現(xiàn)梯形。由于電子直接注入到襯底，因此我們通常定義通過梯形勢壘的隧穿電流為直接隧穿電流。隨著柵壓的增加，勢壘形狀由梯形變?yōu)槿切?。兩個物理學家對電子通過真空三角勢壘現(xiàn)象的理論進行了詳細的理論研究，因此后來電子通過三角勢壘隧穿進入介質(zhì)層導帶的現(xiàn)象被稱謂 F-N 隧穿。采用 WKB 對隧穿幾率近似和求解自由電子氣在多晶硅中薛定諤方程，可以利用這一簡化模型求出 F-N 隧穿電流：q3Einj28p (2 m* )1/ 2 F3/ 2J =exp -b(1.1)8p hFb3hqEinj公式中所包含物理參數(shù)的定義參考表 1-2

40、。表 1-2 F-N 電子隧穿電流密度公式相關物理參數(shù)定義h普朗克常量，h = 6.626 10-34 Jsb隧穿界面勢壘，對于Si/SiO2 界面，大小為3.2eVq單電子電荷， q = 1.60210-19 Cm自由電子質(zhì)量，m = 9.10910-31kgm*二氧化硅帶隙電子有效質(zhì)量12， m*=0.42m從方程（1）可以看到，F(xiàn)-N 隧穿電流大小主要取決于兩個參數(shù)：注入界面的電場強度（Einj）和勢壘高度（b）。由于相對電子來說 Si/SiO2 界面勢壘高度大約為3.2eV，而對于空穴來說其勢壘的高度為 4.8eV，因此 F-N 電流主要由電子電流所主導。 第一章 緒論圖 1-14 F

41、-N 電子隧穿能帶示意圖對于體氧化物 F-N 隧穿來說，隧穿電流密度由注入界面的電場強度所控制，與體氧化物特性無關。電子隧穿通過勢壘時，其在電場的加速下能達到一個相當高的飄移速度,107 厘米/秒。在計算 Si/SiO2 界面注入電場時，必須考慮到平帶電壓的大?。篍 =Vapp -Vfb(1.2)injtOX這里 Vapp 為氧化物上所承受的壓降，Vfb 為平帶電壓，tOX 為氧化物厚度。然而由于多種原因的影響，實際測量的 F-N 隧穿電流往往要遠大于理論計算。數(shù)十年來， 人們不斷地研究如何添加修正因子來提高公式計算的精確度。時至今日，這方面的研究仍然活躍。 這其中一個重要的因素就是實際器件往

42、往采用Poly/SiO2 界面 F-N 電子隧穿進行器件操作（三柵分柵閃存也是如此）。Anderson與 Kerr 首先利用掃描電子顯微鏡（SEM，Scanning Electron Microscopy）技術觀 察到在多晶硅熱生長 SiO2 薄膜后 Poly/SiO2 界面上存在很多粗糙突起，這些突起 會引起局部電場的大幅增加，最終使得隧穿電流測量值遠大于理論計算的結(jié)果；Lee與 Martin 通過解二維泊松方程（Posson equation）計算了 Poly/SiO2 界面粗糙突起對于 F-N 隧穿的增強作用（增強因子約為 4-9，大小由突起的形狀決定） ；Heimann等人則將增強作用

43、平均到整個隧穿面積上， 得到的增強因子約為 3；Groeseneken、Bisschop在 Eills，Huff等人的研究基礎上各自提出了 0.13um-shrink工藝的嵌入式閃存的耐久性特性研究量化的物理模型來計算 Poly/SiO2 界面上的 F-N 隧穿電流以及隧穿電流引起的氧化層電荷束縛效應，他們的模型都建立在對經(jīng)典 F-N 隧穿理論、一階動力學近似下的電荷束縛模型以及 F-N 隧穿電流的不均勻分布計算這三者的綜合和改進之上。2、源端熱電子注入當 MOSFET 的源、漏兩端電壓變高時，溝道區(qū)靠近漏端附近的最大電場隨之增強。少數(shù)載流子在電場的作用下從源向漏移動，并在漏端高電場區(qū)獲得了足

44、夠的動能。由于這些高能載流子不再保持其在晶格中的熱平衡狀態(tài)，并且具有高于熱能的能量，因此稱它們?yōu)椤盁彷d流子”。熱載流子的產(chǎn)生引發(fā)漏端的碰撞電離，產(chǎn)生了電子空穴對。通常，多數(shù)載流子被襯底收集，形成所謂的“襯底電流”；而少數(shù)載流子則流入漏端。作為熱載流子現(xiàn)象的二級效應，一些少數(shù)載流子所獲得的動能高到能夠克服 Si/SiO2 的界面勢壘而進入柵氧層。如圖 1-15 所示，如果此時柵氧層內(nèi)的電場對于熱載流子的注入有輔助作用（即柵極電位高于注入處的溝道電位），這些注入的熱載流子將被柵極收集，從而形成所謂的“熱載流子注入柵極電流”。當今的非易失性半導體存儲器普遍采用 n 型溝道器件進行架構(gòu)（因為電子的遷移

45、率高于空穴），因此，通常也把這一效應稱為“熱電子注入效應”。圖 1-15 n 溝器件溝道熱電子注入（CHEI）能帶示意圖。利用熱電子注入效應進行器件編程存在兩大缺點：一是注入效率低，二是功耗 高。這是因為同時獲得水平方向的強電場（即低柵極電位、高漏端電位，由此可以 產(chǎn)生更多的熱電子）和垂直方向的強電場（即高柵極電位、低漏端電位，由此可以 更好的輔助熱電子向柵氧層內(nèi)注入）是互相矛盾的。因此，在實際操作中不得不將 第一章 緒論柵極和漏端都保持在高的電位。源端熱電子注入技術的出現(xiàn)克服了這一困難。如圖 1-16 所示，這種熱電子注入技術是將源端和漏端之間的溝道分為兩個部分，通過各自對應的柵極進行獨立控

46、制。其中，靠近源端的柵極（選擇柵）電位被設置成可以產(chǎn)生最多的熱載流子（即低電位），而靠近漏端的柵極（浮柵）電位則被設置成可以更好的輔助熱電子注入（即高電位）。這種分柵的結(jié)構(gòu)中，由于浮柵下的反型層可以看作是漏端的延展，因此真正有效的溝道長度就是靠近源端的那段溝道。這樣，水平電場的峰值就出現(xiàn) 在兩段溝道的交界處，而不是通常 n 型器件的漏端；而產(chǎn)生的熱電子大部分將在高 電位浮柵產(chǎn)生的氧化層電場的輔助下越過界面勢壘，被浮柵收集。正是由于相比于 傳統(tǒng)熱電子注入，這種注入機制中熱電子是從靠近源端的這一側(cè)發(fā)生躍遷的，所以 把它叫做“源端熱電子注入”。圖 1-17 給出了編程情況下（參照表 1-1），分柵

47、閃存器件沿溝道方向的電場分布?？梢钥吹剿诫妶龊痛怪彪妶龅姆逯刀汲霈F(xiàn)在選 擇柵（字線）與浮柵之間的空隙處，因此這一區(qū)域也就成為溝道熱電子發(fā)生躍遷注 入的主要區(qū)域。水平電場的另外一個峰值出現(xiàn)在浮柵右方、源線附近，這是代表器 件編程時源線（相當于普通 MOS 晶體管的漏端）處的高場區(qū)。圖 1-16 三柵分柵閃存器件源端熱電子注入編程時各端偏壓示意圖，這種偏壓組合有利于熱電子的產(chǎn)生和收集。 0.13um-shrink工藝的嵌入式閃存的耐久性特性研究垂直電場峰值電場強度的分布水平電場峰值水平電場峰值(源線處)(兩柵空隙處)選擇柵(字線)間隙浮柵溝道方向上的位置圖 1-17 TCAD 模擬源端熱電子注入編程時器件溝道方向上的電場分布示意圖。3、可靠性問題 在進行三柵分柵閃存器件編程和擦除操作時，由于電子通過或者越過 Si/SiO2勢壘造成的氧化物結(jié)構(gòu)的破壞，硅氧化物特性將會逐漸惡化。當破壞的程度積累到 一定階段時，硅氧化物就會突然失去其絕緣特性，氧化物擊穿現(xiàn)象就發(fā)生了。在三柵分柵閃存中，主要存在兩種由于器件工作方式所引起的可靠性問題：