第7章存儲(chǔ)器編程器件2011版

1、制作者：制作者：劉常澍、張濤、劉常澍、張濤、李志華、馬欣、于潔瀟李志華、馬欣、于潔瀟 第第7章章第第7章存儲(chǔ)器與可編程邏輯器件章存儲(chǔ)器與可編程邏輯器件引言引言介紹存儲(chǔ)器介紹存儲(chǔ)器(Memory)原理及種類，原理及種類，簡(jiǎn)介可編程邏輯器件簡(jiǎn)介可編程邏輯器件(PLD)。71 存儲(chǔ)器存儲(chǔ)器 存儲(chǔ)器是用來存儲(chǔ)二值數(shù)字信息的大規(guī)模集成電存儲(chǔ)器是用來存儲(chǔ)二值數(shù)字信息的大規(guī)模集成電路，是進(jìn)一步完善數(shù)字系統(tǒng)功能的重要部件。它實(shí)路，是進(jìn)一步完善數(shù)字系統(tǒng)功能的重要部件。它實(shí)際上是將大量存儲(chǔ)器按一定規(guī)律結(jié)合起來的整體，際上是將大量存儲(chǔ)器按一定規(guī)律結(jié)合起來的整體，可以被比喻為一個(gè)由許多房間組成的大旅館。每個(gè)可以被比喻

2、為一個(gè)由許多房間組成的大旅館。每個(gè)房間有一個(gè)號(hào)碼房間有一個(gè)號(hào)碼 （地址碼（地址碼 ），每個(gè)房間內(nèi)有一定內(nèi)），每個(gè)房間內(nèi)有一定內(nèi)容（一串二進(jìn)制數(shù)碼，又稱為一個(gè)容（一串二進(jìn)制數(shù)碼，又稱為一個(gè)“字字” ）。）。半導(dǎo)體存儲(chǔ)器種類可分為：半導(dǎo)體存儲(chǔ)器種類可分為：（1）順序存儲(chǔ)器順序存儲(chǔ)器（S AM）（2）只讀存儲(chǔ)器（）只讀存儲(chǔ)器（ROM）（3）讀寫存儲(chǔ)器（）讀寫存儲(chǔ)器（RAM）第第7章存儲(chǔ)器與可編程邏輯器件章存儲(chǔ)器與可編程邏輯器件7.1.1 SAM（順序訪問存儲(chǔ)器）（順序訪問存儲(chǔ)器）71 存儲(chǔ)器存儲(chǔ)器 （Memory）1、動(dòng)態(tài)、動(dòng)態(tài)CMOS移位寄存器單元移位寄存器單元兩個(gè)兩個(gè)CMOS反相器反相器經(jīng)傳輸門

3、經(jīng)傳輸門TG串接，串接，柵極電容柵極電容C暫存信暫存信息。息。工作波形圖工作波形圖7.1.1 SAM（順序訪問存儲(chǔ)器）（順序訪問存儲(chǔ)器）71 存儲(chǔ)器存儲(chǔ)器 （Memory）1、動(dòng)態(tài)、動(dòng)態(tài)CMOS移位寄存器單元移位寄存器單元k個(gè)動(dòng)態(tài)移位寄存器單元串聯(lián)在一起，個(gè)動(dòng)態(tài)移位寄存器單元串聯(lián)在一起，可構(gòu)成可構(gòu)成k位動(dòng)態(tài)移位寄存器，位動(dòng)態(tài)移位寄存器，圖中的圖中的 12CPCP 2k 字字n 位先進(jìn)位先進(jìn)先出順序存儲(chǔ)器先出順序存儲(chǔ)器（FIFO SAM ）7.1.1 SAM（順序訪問存儲(chǔ)器）（順序訪問存儲(chǔ)器）71 存儲(chǔ)器存儲(chǔ)器 （Memory）3k 字字n 位先進(jìn)位先進(jìn)后出順序存儲(chǔ)器后出順序存儲(chǔ)器（FILO S

4、AM ）也稱為堆棧也稱為堆棧71 存儲(chǔ)器存儲(chǔ)器( Memory)7.1.1 SAM（順序訪問存儲(chǔ)器）（順序訪問存儲(chǔ)器）Random Access Memory讀寫存儲(chǔ)器又稱隨機(jī)存儲(chǔ)器。讀寫存儲(chǔ)器又稱隨機(jī)存儲(chǔ)器。 讀寫存儲(chǔ)器的特點(diǎn)是：在工作過程中，既可從存儲(chǔ)器讀寫存儲(chǔ)器的特點(diǎn)是：在工作過程中，既可從存儲(chǔ)器的任意單元讀出信息，又可以把外界信息寫入任意單元，的任意單元讀出信息，又可以把外界信息寫入任意單元，因此它被稱為隨機(jī)存儲(chǔ)器，簡(jiǎn)稱因此它被稱為隨機(jī)存儲(chǔ)器，簡(jiǎn)稱 RAM 。RAM 按功能可分為按功能可分為 靜態(tài)、動(dòng)態(tài)兩類；靜態(tài)、動(dòng)態(tài)兩類；RAM 按所用器件又可分為雙極型和按所用器件又可分為雙極型和

5、MOS型兩種。型兩種。712 RAM（隨機(jī)訪問存儲(chǔ)器）（隨機(jī)訪問存儲(chǔ)器）71 存儲(chǔ)器存儲(chǔ)器 （Memory）712 RAM（隨機(jī)訪問存儲(chǔ)器）（隨機(jī)訪問存儲(chǔ)器）71 存儲(chǔ)器存儲(chǔ)器 （Memory）RAM的一般結(jié)構(gòu)由存儲(chǔ)矩陣、地址譯碼器、讀寫控制電路組的一般結(jié)構(gòu)由存儲(chǔ)矩陣、地址譯碼器、讀寫控制電路組成，具體信號(hào)線有地址線成，具體信號(hào)線有地址線A、行選線行選線X、列選線、列選線Y、片選線片選線 、讀讀/寫控制線寫控制線 、數(shù)據(jù)輸入數(shù)據(jù)輸入/ /輸出輸出 線線I/O。WR/CS1、RAM的基本結(jié)構(gòu)和工作原理的基本結(jié)構(gòu)和工作原理靜態(tài)存儲(chǔ)器依靠靜態(tài)存儲(chǔ)器依靠CMOS反相器組成反相器組成觸發(fā)器記憶信息，觸發(fā)

6、器記憶信息，通過行選線、列選通過行選線、列選線控制門管的導(dǎo)通線控制門管的導(dǎo)通與與I/O線交換信息，線交換信息，進(jìn)行讀或?qū)憽＿M(jìn)行讀或?qū)?。六管靜態(tài)存儲(chǔ)器單元六管靜態(tài)存儲(chǔ)器單元712 RAM（隨機(jī)訪問存儲(chǔ)器）（隨機(jī)訪問存儲(chǔ)器）71 存儲(chǔ)器存儲(chǔ)器 （Memory）2、靜態(tài)存儲(chǔ)單元與靜態(tài)、靜態(tài)存儲(chǔ)單元與靜態(tài)RAM靜態(tài)存儲(chǔ)器靜態(tài)存儲(chǔ)器RAM2114712 RAM（隨機(jī)訪問存儲(chǔ)器）（隨機(jī)訪問存儲(chǔ)器）2、靜態(tài)存儲(chǔ)單元與靜態(tài)、靜態(tài)存儲(chǔ)單元與靜態(tài)RAM邏輯圖邏輯圖符號(hào)符號(hào)動(dòng)態(tài)存儲(chǔ)器依靠動(dòng)態(tài)存儲(chǔ)器依靠MOS管柵管柵極電容存儲(chǔ)電荷記憶信息，極電容存儲(chǔ)電荷記憶信息，每隔一段時(shí)間就需要對(duì)每隔一段時(shí)間就需要對(duì)存存儲(chǔ)器進(jìn)行刷

7、新，以補(bǔ)充電儲(chǔ)器進(jìn)行刷新，以補(bǔ)充電容失去的電荷，容失去的電荷，(1)四管四管MOS動(dòng)態(tài)動(dòng)態(tài)存儲(chǔ)器單元存儲(chǔ)器單元3、動(dòng)態(tài)存儲(chǔ)單元與動(dòng)態(tài)、動(dòng)態(tài)存儲(chǔ)單元與動(dòng)態(tài)RAM712 RAM（隨機(jī)訪問存儲(chǔ)器）（隨機(jī)訪問存儲(chǔ)器）四管動(dòng)態(tài)四管動(dòng)態(tài)MOS存儲(chǔ)單元存儲(chǔ)單元(2)單管單管MOS動(dòng)態(tài)存儲(chǔ)器單元?jiǎng)討B(tài)存儲(chǔ)器單元3、動(dòng)態(tài)存儲(chǔ)單元與動(dòng)態(tài)、動(dòng)態(tài)存儲(chǔ)單元與動(dòng)態(tài)RAM712 RAM（隨機(jī)訪問存儲(chǔ)器）（隨機(jī)訪問存儲(chǔ)器）單管單管MOS動(dòng)態(tài)存儲(chǔ)器依靠存動(dòng)態(tài)存儲(chǔ)器依靠存儲(chǔ)電容記憶信息，每隔一段儲(chǔ)電容記憶信息，每隔一段時(shí)間就需要對(duì)時(shí)間就需要對(duì)存儲(chǔ)器進(jìn)行刷存儲(chǔ)器進(jìn)行刷新，以補(bǔ)充電容失去的電荷，新，以補(bǔ)充電容失去的電荷，CS是存儲(chǔ)電容

8、，是存儲(chǔ)電容，VCS是其上的電壓；是其上的電壓；Cd是數(shù)據(jù)線上的分布電容，是數(shù)據(jù)線上的分布電容，VCd是其上的電壓。是其上的電壓。充電電壓之間的關(guān)系為充電電壓之間的關(guān)系為CSdSSCdVCCCV(3) 動(dòng)態(tài)動(dòng)態(tài)RAM 2116712 RAM（隨機(jī)訪問存儲(chǔ)器）（隨機(jī)訪問存儲(chǔ)器）邏輯框圖邏輯框圖由由128128的單管的單管動(dòng)態(tài)存儲(chǔ)單元組成，動(dòng)態(tài)存儲(chǔ)單元組成，行、列地址各行、列地址各7位，位，分時(shí)傳送并鎖存：分時(shí)傳送并鎖存： 為行地址鎖存信為行地址鎖存信號(hào)，號(hào)， 為列地址鎖為列地址鎖存信號(hào)。存信號(hào)。DI、DO分別為數(shù)據(jù)分別為數(shù)據(jù)輸入輸出端，輸入輸出端， 是是讀寫控制，高為讀讀寫控制，高為讀 、低為寫

9、。低為寫。 RASCASWE(3) 動(dòng)態(tài)動(dòng)態(tài)RAM 2116712 RAM（隨機(jī)訪問存儲(chǔ)器）（隨機(jī)訪問存儲(chǔ)器）RAM2116的符號(hào)的符號(hào)4、存儲(chǔ)器的、存儲(chǔ)器的位擴(kuò)展位擴(kuò)展 (ROM的擴(kuò)展方法同的擴(kuò)展方法同)712 RAM（隨機(jī)訪問存儲(chǔ)器）（隨機(jī)訪問存儲(chǔ)器）（1）RAM的位擴(kuò)展的位擴(kuò)展 ：ABUS、CBUS并聯(lián)使用，并聯(lián)使用， DBUS分別同時(shí)使用，共同組成數(shù)據(jù)線。分別同時(shí)使用，共同組成數(shù)據(jù)線。4、存儲(chǔ)器的、存儲(chǔ)器的字?jǐn)U展擴(kuò)展字?jǐn)U展擴(kuò)展 (ROM的擴(kuò)展方法同的擴(kuò)展方法同)712 RAM（隨機(jī)訪問存儲(chǔ)器）（隨機(jī)訪問存儲(chǔ)器）（1）RAM的字?jǐn)U展的字?jǐn)U展 ：ABUS、CBUS、DBUS都并聯(lián)使用，都并

10、聯(lián)使用，擴(kuò)展的地址譯碼后分別控制各存儲(chǔ)器的片選端擴(kuò)展的地址譯碼后分別控制各存儲(chǔ)器的片選端 。CS 只讀存儲(chǔ)器在工作時(shí)其存儲(chǔ)內(nèi)容是固定不只讀存儲(chǔ)器在工作時(shí)其存儲(chǔ)內(nèi)容是固定不變的，因此，只能讀出，不能隨時(shí)寫入，所以變的，因此，只能讀出，不能隨時(shí)寫入，所以稱為只讀存儲(chǔ)器。稱為只讀存儲(chǔ)器。紫外線紫外線(UV) 可擦可寫只讀存儲(chǔ)器（可擦可寫只讀存儲(chǔ)器（EPROM） 電可擦可寫只讀存儲(chǔ)器（電可擦可寫只讀存儲(chǔ)器（EEPROM） Read Only Memory713 ROM（只讀存儲(chǔ)器）（只讀存儲(chǔ)器）一次寫入只讀存儲(chǔ)器（一次寫入只讀存儲(chǔ)器（PROM） 掩膜只讀存儲(chǔ)器（掩膜只讀存儲(chǔ)器（ROM） 第第7章存儲(chǔ)器

11、與可編程邏輯器件章存儲(chǔ)器與可編程邏輯器件分類：分類：地址地址內(nèi)容內(nèi)容A1A0D3D2D1D00 01 0 1 10 11 1 0 11 00 1 0 01 11 0 1 0二極管二極管ROM1、 ROM的結(jié)構(gòu)及工作原理的結(jié)構(gòu)及工作原理713 ROM（只讀存儲(chǔ)器）（只讀存儲(chǔ)器）雙極型晶體管雙極型晶體管ROMMOS管管ROM 1、 ROM的結(jié)構(gòu)及工作原理的結(jié)構(gòu)及工作原理713 ROM（只讀存儲(chǔ)器）（只讀存儲(chǔ)器）2、可編程只讀存儲(chǔ)器（可編程只讀存儲(chǔ)器（PROM）ROM 中的數(shù)據(jù)存儲(chǔ)部分（或門陣列），二極管中的數(shù)據(jù)存儲(chǔ)部分（或門陣列），二極管或三極管，都通過熔絲連接，編程即將這些熔絲或三極管，都通過熔

12、絲連接，編程即將這些熔絲根據(jù)數(shù)據(jù)部分燒斷。根據(jù)數(shù)據(jù)部分燒斷。713 ROM（只讀存儲(chǔ)器）（只讀存儲(chǔ)器）二極管和三極管的一次性可編程的熔絲結(jié)構(gòu)二極管和三極管的一次性可編程的熔絲結(jié)構(gòu)“熔絲熔絲”名詞來源于此，名詞來源于此，“熔絲圖熔絲圖”指的是可編程點(diǎn)指的是可編程點(diǎn)陣數(shù)據(jù)，是從這里引伸而來。雖然熔絲工藝早已被其陣數(shù)據(jù)，是從這里引伸而來。雖然熔絲工藝早已被其他工藝所取代，但他工藝所取代，但“熔絲熔絲”名詞一直沿用下來。名詞一直沿用下來。3、可擦可寫只讀存儲(chǔ)器（可擦可寫只讀存儲(chǔ)器（EPROM）（用（用UV擦除）擦除）SIMOS管管示意圖示意圖EPROM 存儲(chǔ)單元存儲(chǔ)單元713 ROM（只讀存儲(chǔ)器）（只

13、讀存儲(chǔ)器）4、電可擦寫只讀存儲(chǔ)器電可擦寫只讀存儲(chǔ)器（EEPROM）Flotox管管結(jié)構(gòu)示意圖結(jié)構(gòu)示意圖EEPROM 存儲(chǔ)單元存儲(chǔ)單元713 ROM（只讀存儲(chǔ)器）（只讀存儲(chǔ)器）5、快閃存儲(chǔ)器（快閃存儲(chǔ)器（Flash Memory）713 ROM（只讀存儲(chǔ)器）（只讀存儲(chǔ)器）疊柵疊柵MOS管管結(jié)構(gòu)示意圖結(jié)構(gòu)示意圖Flash Memory 存儲(chǔ)單元存儲(chǔ)單元EPROM 、E2PROM（只讀存儲(chǔ)器），（只讀存儲(chǔ)器），PLA（可編程邏輯陣列）（可編程邏輯陣列） ，PAL （可編程陣列邏輯）（可編程陣列邏輯） ，GAL （通用可編程陣列邏輯）（通用可編程陣列邏輯） ，CPLD （復(fù)雜可編程邏輯器件）（復(fù)雜可編

14、程邏輯器件） ，F(xiàn)PGA （現(xiàn)場(chǎng)可編程門陣列）（現(xiàn)場(chǎng)可編程門陣列） ，ispLSI（在系統(tǒng)可編程邏輯器件）（在系統(tǒng)可編程邏輯器件）等等72 可編程邏輯器件（可編程邏輯器件（PLD)目前以后三者的應(yīng)用為主流，規(guī)模已達(dá)到目前以后三者的應(yīng)用為主流，規(guī)模已達(dá)到每封裝含幾百萬(wàn)等效邏輯門每封裝含幾百萬(wàn)等效邏輯門第第7章存儲(chǔ)器與可編程邏輯器件章存儲(chǔ)器與可編程邏輯器件ROM的譯碼部分的輸出是地址碼變量的最小項(xiàng)，即與陣的譯碼部分的輸出是地址碼變量的最小項(xiàng)，即與陣列實(shí)現(xiàn)所有最小項(xiàng)的邏輯。列實(shí)現(xiàn)所有最小項(xiàng)的邏輯。1ROM實(shí)現(xiàn)組合邏輯函數(shù)實(shí)現(xiàn)組合邏輯函數(shù) ROM的數(shù)據(jù)輸出部分的每一位隨輸入的地址不同而不的數(shù)據(jù)輸出部分

15、的每一位隨輸入的地址不同而不同（分時(shí)），即或陣列為不同的最小項(xiàng)之或。，每一同（分時(shí)），即或陣列為不同的最小項(xiàng)之或。，每一條數(shù)據(jù)線為一個(gè)邏輯函數(shù)的輸出。條數(shù)據(jù)線為一個(gè)邏輯函數(shù)的輸出。 72 可編程邏輯器件可編程邏輯器件(PLD)72 1 可編程器件可編程器件的邏輯表示法的邏輯表示法ROM實(shí)現(xiàn)實(shí)現(xiàn)邏輯函數(shù)邏輯函數(shù)的示意圖的示意圖0101010133),(AAAAAAAAFD01010122),(AAAAAAFD01010111),(AAAAAAFD01010100),(AAAAAAFD1ROM實(shí)現(xiàn)組合邏輯函數(shù)實(shí)現(xiàn)組合邏輯函數(shù) 72 1 可編程器件可編程器件的邏輯表示法的邏輯表示法2、陣列交叉點(diǎn)的邏

16、輯表示、陣列交叉點(diǎn)的邏輯表示72 1 可編程器件可編程器件的邏輯表示法的邏輯表示法3、基本邏輯門的表示、基本邏輯門的表示目前多數(shù)資料目前多數(shù)資料以圖示第一行以圖示第一行方法表示方法表示(a)緩沖器緩沖器 (b)兩輸入與門兩輸入與門 (c)兩輸入或門兩輸入或門4、與門的缺省和、與門的缺省和“懸浮懸浮”狀態(tài)狀態(tài)72 1 可編程器件可編程器件的邏輯表示法的邏輯表示法0BBAAD0BBAAE輸入端全接通，即未編程輸入端全接通，即未編程為為“缺省缺省”狀態(tài)狀態(tài)1F輸入端全不接通，輸入端全不接通，“懸浮懸浮”5、PLD的三種形式的三種形式72 1 可編程器件可編程器件的邏輯表示法的邏輯表示法各種各種ROM

17、PAL,GAL等等PLA等等1、PLA（可編程邏輯陣列（可編程邏輯陣列）72 2 SPLD（簡(jiǎn)單可編程邏輯器件）（簡(jiǎn)單可編程邏輯器件）二進(jìn)制碼輸入二進(jìn)制碼輸入輸出格雷碼輸出格雷碼B3B2B1B0G3G2G1G00 0 0 00 0 0 00 0 0 10 0 0 10 0 1 00 0 1 10 0 1 10 0 1 00 1 0 00 1 1 00 1 0 10 1 1 10 1 1 00 1 0 10 1 1 10 1 0 01 0 0 01 1 0 01 0 0 11 1 0 11 0 1 01 1 1 11 0 1 11 1 1 01 1 0 01 0 1 01 1 0 11 0 1

18、11 1 1 01 0 0 11 1 1 11 0 0 0例例7-1 設(shè)計(jì)一個(gè)將設(shè)計(jì)一個(gè)將4位二進(jìn)制碼轉(zhuǎn)換位二進(jìn)制碼轉(zhuǎn)換為格雷碼的邏輯電路，并用為格雷碼的邏輯電路，并用PLA實(shí)現(xiàn)。實(shí)現(xiàn)。解：首先列出代碼轉(zhuǎn)換表，如右表所示。解：首先列出代碼轉(zhuǎn)換表，如右表所示。根據(jù)真值表寫出邏輯函數(shù)根據(jù)真值表寫出邏輯函數(shù)G0G3的表達(dá)式并進(jìn)行化簡(jiǎn)。的表達(dá)式并進(jìn)行化簡(jiǎn)。33BG 23232BBBBG12121BBBBG01010BBBBG例例7-1 解：將邏輯式用解：將邏輯式用PLA實(shí)現(xiàn)。實(shí)現(xiàn)。 1、PLA（可編程邏輯陣列（可編程邏輯陣列）72 2 SPLD（簡(jiǎn)單可編程邏輯器件）（簡(jiǎn)單可編程邏輯器件）例例7-2：P

19、LA實(shí)現(xiàn)實(shí)現(xiàn)8421BCD同步計(jì)數(shù)器和七段顯示譯碼電路同步計(jì)數(shù)器和七段顯示譯碼電路 解：首先求出解：首先求出D觸發(fā)器組成十進(jìn)制計(jì)數(shù)器的激勵(lì)方程觸發(fā)器組成十進(jìn)制計(jì)數(shù)器的激勵(lì)方程1、PLA（可編程邏輯陣列（可編程邏輯陣列）72 2 SPLD（簡(jiǎn)單可編程邏輯器件）（簡(jiǎn)單可編程邏輯器件）1412344QQQQQQD13231233QQQQQQQD121242QQQQQD11QD 例例7-2 解：求出實(shí)現(xiàn)解：求出實(shí)現(xiàn)8421BCD到七段顯示的譯碼器方程到七段顯示的譯碼器方程1、PLA（可編程邏輯陣列（可編程邏輯陣列）72 2 SPLD（簡(jiǎn)單可編程邏輯器件）（簡(jiǎn)單可編程邏輯器件）1231234QQQQQQ

20、Qa123123QQQQQQb123QQQc1234123123QQQQQQQQQQd1231QQQQe123412312QQQQQQQQQf123234QQQQQQg例例7-2 解：最后，作出解：最后，作出PLA的點(diǎn)陣圖如下圖所示的點(diǎn)陣圖如下圖所示1、PLA（可編程邏輯陣列（可編程邏輯陣列）72 2 SPLD（簡(jiǎn)單可編程邏輯器件）（簡(jiǎn)單可編程邏輯器件）GAL16V8：16個(gè)可定義個(gè)可定義的的I/O引腳，引腳，8個(gè)個(gè)OLMCOLMC輸出邏輯宏單元輸出邏輯宏單元2、GAL（通用陣列邏輯）（通用陣列邏輯）72 2 SPLD（簡(jiǎn)單（簡(jiǎn)單可編程邏輯器件）可編程邏輯器件）2、GAL（通用陣列邏輯）（通用

21、陣列邏輯）72 2 SPLD（簡(jiǎn)單可編程邏輯器件）（簡(jiǎn)單可編程邏輯器件）（1）基本組成）基本組成（a）它有）它有8個(gè)輸入端和個(gè)輸入端和8個(gè)雙向個(gè)雙向I/O端，使它最多可以有端，使它最多可以有16個(gè)信號(hào)（含反饋輸入信號(hào)）輸入到與陣列中。個(gè)信號(hào)（含反饋輸入信號(hào)）輸入到與陣列中。（b）有）有8個(gè)輸出邏輯宏單元個(gè)輸出邏輯宏單元OLMC，每個(gè)邏輯宏單元均由，每個(gè)邏輯宏單元均由八輸入或門、異或門、八輸入或門、異或門、D觸發(fā)器和四個(gè)數(shù)據(jù)選擇器組成。觸發(fā)器和四個(gè)數(shù)據(jù)選擇器組成。（c）可編程與陣列有）可編程與陣列有32列列64行行=2048個(gè)編程單元，個(gè)編程單元， 即在即在與陣列中隱含了一個(gè)與陣列中隱含了一個(gè)2

22、k的的E2 PROM。（d）有一個(gè)時(shí)鐘端）有一個(gè)時(shí)鐘端CP (1腳腳)和一個(gè)三態(tài)輸出緩沖器的使能和一個(gè)三態(tài)輸出緩沖器的使能端端OE (11腳腳)。（e）電源端）電源端Vcc（20腳）接腳）接+5V電源；電源；10腳為接地端腳為接地端GND。GAL芯片型號(hào)中的第一個(gè)數(shù)字說明與陣列的輸入量，第二芯片型號(hào)中的第一個(gè)數(shù)字說明與陣列的輸入量，第二個(gè)數(shù)字說明在與或陣列輸出一方的邏輯宏單元數(shù)量。個(gè)數(shù)字說明在與或陣列輸出一方的邏輯宏單元數(shù)量。GAL16V816個(gè)可定義的個(gè)可定義的I/O引腳，引腳，8個(gè)個(gè)OLMCGAL的的OLMC輸出邏輯宏單元輸出邏輯宏單元2、GAL（通用陣列邏輯）（通用陣列邏輯）72 2 S

23、PLD（簡(jiǎn)單可編程邏輯器件）（簡(jiǎn)單可編程邏輯器件）GAL16V8的結(jié)構(gòu)控制字的結(jié)構(gòu)控制字編程器按照控制字生成熔絲圖寫到器件中去編程器按照控制字生成熔絲圖寫到器件中去2、GAL（通用陣列邏輯）（通用陣列邏輯）72 2 SPLD（簡(jiǎn)單可編程邏輯器件）（簡(jiǎn)單可編程邏輯器件）723 HDPLD(高密度可編程邏輯器件高密度可編程邏輯器件)1. CPLD(復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件) （1）CPLD的結(jié)構(gòu)的結(jié)構(gòu)FLEX10K的結(jié)構(gòu)的結(jié)構(gòu)(城堡式結(jié)構(gòu)城堡式結(jié)構(gòu)) 陣列塊陣列塊EAB的結(jié)構(gòu)中邏輯單元的結(jié)構(gòu)中邏輯單元LE的的723 HDPLD (高密度可編程邏輯器件高密度可編程邏輯器件)1. CPLD

24、(復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件) （1）CPLD的結(jié)構(gòu)的結(jié)構(gòu)723 HDPLD(高密度可編程邏輯器件高密度可編程邏輯器件)1. CPLD(復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件) （1）CPLD的結(jié)構(gòu)的結(jié)構(gòu)FLEX10K中的陣列塊中的陣列塊EAB結(jié)構(gòu)結(jié)構(gòu) FLEX10K中輸入中輸入/輸出單元輸出單元IOE的結(jié)構(gòu)的結(jié)構(gòu) 723 HDPLD(高密度可編程邏輯器件高密度可編程邏輯器件)1. CPLD(復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件) （1）CPLD的結(jié)構(gòu)的結(jié)構(gòu)723 HDPLD(高密度可編程邏輯器件高密度可編程邏輯器件)1. CPLD(復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件)（2）Alte

25、ra公司的公司的CPLDAltera公司在九十年代以后發(fā)展很快，現(xiàn)在已是全球最大可編公司在九十年代以后發(fā)展很快，現(xiàn)在已是全球最大可編程邏輯器件供應(yīng)商之一。程邏輯器件供應(yīng)商之一。主流芯片主流芯片MAX7000S/AE，MAX3000A是采用是采用5V/3.3V E2PROM工藝的工藝的CPLD，內(nèi)部包含，內(nèi)部包含32個(gè)到個(gè)到1024個(gè)宏單元。個(gè)宏單元。 其中其中MAX3000A是是Altera公司公司99年推出的年推出的3.3V 低價(jià)格低價(jià)格EEPROM工藝工藝CPLD，從，從32個(gè)到個(gè)到512個(gè)宏單元，結(jié)構(gòu)與個(gè)宏單元，結(jié)構(gòu)與MAX7000基本一樣?；疽粯印LEX10KE是是98年推出的年推

26、出的2.5VSRAM工藝工藝 CPLD，從，從3萬(wàn)門到萬(wàn)門到25萬(wàn)門，主要有萬(wàn)門，主要有10K30E，10K50E，10K100E。ACEX1K是是2000年推出的年推出的2.5V低價(jià)格低價(jià)格SRAM工藝工藝CPLD，結(jié)構(gòu)與，結(jié)構(gòu)與10KE類似。類似。FLEX6000是采用是采用5V/3.3VSRAM工藝，較低價(jià)格的工藝，較低價(jià)格的CPLD，結(jié)，結(jié)構(gòu)與構(gòu)與10K類似，但不帶嵌入式存儲(chǔ)塊。類似，但不帶嵌入式存儲(chǔ)塊。APEX20K/E 是是99年推年推出的大規(guī)模出的大規(guī)模2.5V/1.8V SRAM工藝工藝CPLD,帶帶PLL, CAM, EAB, LVDS, 從從3萬(wàn)門到萬(wàn)門到150萬(wàn)門。萬(wàn)門。

27、FPGA結(jié)構(gòu)示意圖結(jié)構(gòu)示意圖CLB可配置邏輯塊可配置邏輯塊IOB輸入輸出模塊輸入輸出模塊PI可編程連線可編程連線723 HDPLD(高密度可編程邏輯器件高密度可編程邏輯器件)2. FPGA (現(xiàn)場(chǎng)可編程門陣列現(xiàn)場(chǎng)可編程門陣列) （1）FPGA的基本結(jié)構(gòu)的基本結(jié)構(gòu)CLB可配置邏輯塊可配置邏輯塊723 HDPLD(高密度可編程邏輯器件高密度可編程邏輯器件)2. FPGA (現(xiàn)場(chǎng)可編程門陣列現(xiàn)場(chǎng)可編程門陣列) （1）FPGA的基本結(jié)構(gòu)的基本結(jié)構(gòu)IOB輸入輸出模塊輸入輸出模塊723 HDPLD(高密度可編程邏輯器件高密度可編程邏輯器件)2. FPGA (現(xiàn)場(chǎng)可編程門陣列現(xiàn)場(chǎng)可編程門陣列) （1）FPG

28、A的基本結(jié)構(gòu)的基本結(jié)構(gòu)723 HDPLD(高密度可編程邏輯器件高密度可編程邏輯器件)2. FPGA (現(xiàn)場(chǎng)可編程門陣列現(xiàn)場(chǎng)可編程門陣列) （1）FPGA的基本結(jié)構(gòu)的基本結(jié)構(gòu)XC4000系列的系列的IOB結(jié)構(gòu)結(jié)構(gòu)723 HDPLD(高密度可編程邏輯器件高密度可編程邏輯器件)2. FPGA (現(xiàn)場(chǎng)可編程門陣列現(xiàn)場(chǎng)可編程門陣列) （2） Xilinx公司的公司的FPGAXilinx公司是公司是FPGA的發(fā)明者，創(chuàng)建于的發(fā)明者，創(chuàng)建于1984年，同年，同Altera公司一公司一樣是全球最大可編程邏輯器件供應(yīng)商之一。樣是全球最大可編程邏輯器件供應(yīng)商之一。主要有：主要有：XC9500/4000，Coolr

29、unner(XPLA3) ，Spartan, Virtex 。Xilnix公司的主要產(chǎn)品公司的主要產(chǎn)品XC9500是采用是采用Flash工藝的工藝的FPGA,常見型號(hào)有常見型號(hào)有XC9536、XC9572、XC95108、XC95144和和XC95288 XC9500系列，密度從系列，密度從36至至288個(gè)宏單元，并具有個(gè)宏單元，并具有2.5V、3.3V和和5V版本。版本。XC4000主要有主要有 XC4000E(5V)，XC400XL/XLA(3.3V)，XC4000XV(2.5V) ，容量從，容量從64到到8464個(gè)個(gè)CLB。Coolrunner原是原是Philips的的PLD產(chǎn)品，產(chǎn)品，

30、99年被年被Xilinx收購(gòu)后重新收購(gòu)后重新推入市場(chǎng)，特點(diǎn)是功耗低，常見的型號(hào)有推入市場(chǎng)，特點(diǎn)是功耗低，常見的型號(hào)有XCR5032、XCR5064、XCR5128。1999年推出年推出Virtex-E系列的最新器件，提供的門數(shù)超過了系列的最新器件，提供的門數(shù)超過了300百百萬(wàn)。萬(wàn)。2000年推出年推出Virtex-EM器件，是第一款采用先進(jìn)的金屬銅器件，是第一款采用先進(jìn)的金屬銅工藝的工藝的FPGA。723 HDPLD(高密度可編程邏輯器件高密度可編程邏輯器件)3. Lattice公司的在系統(tǒng)可編程器件公司的在系統(tǒng)可編程器件ispLSI系列產(chǎn)品系列產(chǎn)品90年代，美國(guó)年代，美國(guó)Lattice半導(dǎo)體

31、公司開發(fā)出采用在系統(tǒng)可編程半導(dǎo)體公司開發(fā)出采用在系統(tǒng)可編程(In-System Programmable，ISP)技術(shù)的技術(shù)的PLD-ispLSI系列。系列。Lattice公司生產(chǎn)的公司生產(chǎn)的ispLSI器件分為器件分為6個(gè)系列：個(gè)系列：ispLSI1000/E系系列，列，ispLSI2000/E/V/VE系列，系列，ispLSI3000系列，系列，ispLSI5000V系列，系列，ispLSI6000系列和系列和ispLSI8000系列。系列。ISP技術(shù)極大地促進(jìn)了技術(shù)極大地促進(jìn)了PLD產(chǎn)品的發(fā)展，上世紀(jì)產(chǎn)品的發(fā)展，上世紀(jì)80年代和年代和90年年代初是其黃金時(shí)期，但很快被代初是其黃金時(shí)期，但

32、很快被Xilinx，Altera超過。與超過。與Altera和和Xilinx相比，相比，Lattice公司的開發(fā)工具略遜一籌。中小規(guī)模公司的開發(fā)工具略遜一籌。中小規(guī)模PLD比較有特色，并且開發(fā)出了可編程模擬器件。比較有特色，并且開發(fā)出了可編程模擬器件。723 HDPLD(高密度可編程邏輯器件高密度可編程邏輯器件)4. PLD的軟件開發(fā)平臺(tái)的軟件開發(fā)平臺(tái)編寫程序使用通用的編程語(yǔ)言，如編寫程序使用通用的編程語(yǔ)言，如VHDL、Verilog HDL等，等，系統(tǒng)軟件自動(dòng)負(fù)責(zé)將程序翻譯為具體器件內(nèi)部的熔絲圖，系統(tǒng)軟件自動(dòng)負(fù)責(zé)將程序翻譯為具體器件內(nèi)部的熔絲圖，并且將仿真軟件也加入到平臺(tái)內(nèi)，使用戶用軟件方法

33、檢驗(yàn)并且將仿真軟件也加入到平臺(tái)內(nèi)，使用戶用軟件方法檢驗(yàn)設(shè)計(jì)方案的正確與否，廠商還提供與開發(fā)平臺(tái)配套的硬件設(shè)計(jì)方案的正確與否，廠商還提供與開發(fā)平臺(tái)配套的硬件下載設(shè)備，以便用戶往所選器件內(nèi)下載熔絲圖，即燒錄下載設(shè)備，以便用戶往所選器件內(nèi)下載熔絲圖，即燒錄（寫入）芯片。（寫入）芯片。目前使用廣泛的目前使用廣泛的PLD開發(fā)平臺(tái)開發(fā)平臺(tái):Altera公司的公司的Quartus IIXilinx公司的公司的ISE 。724 Altera公司提供的公司提供的Quartus II開發(fā)系統(tǒng)開發(fā)系統(tǒng)1Quartus II的簡(jiǎn)介的簡(jiǎn)介第第7章存儲(chǔ)器與可編程邏輯器件章存儲(chǔ)器與可編程邏輯器件支持原理圖、支持原理圖、VH

34、DL、Verilog-HDL以及以及AHDL(Altera Hardware Description Language)等多種設(shè)計(jì)輸入形式，并且等多種設(shè)計(jì)輸入形式，并且內(nèi)嵌有自己的綜合器和仿真器，可以完成從設(shè)計(jì)輸入、代碼分內(nèi)嵌有自己的綜合器和仿真器，可以完成從設(shè)計(jì)輸入、代碼分析綜合、功能和時(shí)序仿真到硬件配置等完整的析綜合、功能和時(shí)序仿真到硬件配置等完整的PLD設(shè)計(jì)流程。設(shè)計(jì)流程。支持支持Altera的的IP核，包含核，包含LPM/MegaFunction宏模塊庫(kù)，用戶可宏模塊庫(kù)，用戶可以充分利用成熟的模塊，簡(jiǎn)化設(shè)計(jì)的復(fù)雜性、縮短設(shè)計(jì)時(shí)間。以充分利用成熟的模塊，簡(jiǎn)化設(shè)計(jì)的復(fù)雜性、縮短設(shè)計(jì)時(shí)間。通

35、過和通過和DSP Builder工具與工具與Matlab/Simulink相結(jié)合，可以方便地相結(jié)合，可以方便地實(shí)現(xiàn)各種實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)的片上可編程系統(tǒng)(SOPC)開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體。體。2Quartus II的設(shè)計(jì)流程的設(shè)計(jì)流程724 Altera公司提供的公司提供的Quartus II開發(fā)系統(tǒng)開發(fā)系統(tǒng)724 Altera公司提供的公司提供的Quartus II開發(fā)系統(tǒng)開發(fā)系統(tǒng)3Quartus II的圖形用戶界面的圖形用戶界面Analysis &am

36、p; Synthesis-分析與綜合分析與綜合 Fitter適配器適配器 Assembler-編程器編程器 Timing nalyzer-時(shí)序分析器時(shí)序分析器 Design ssistant*-輔助設(shè)計(jì)輔助設(shè)計(jì) EDA Netlist Writer*-EDA網(wǎng)表寫入器網(wǎng)表寫入器 Compiler Database nterface*-編譯器數(shù)據(jù)庫(kù)接口編譯器數(shù)據(jù)庫(kù)接口標(biāo)標(biāo)“*” 模塊表示在編譯期間可選模塊表示在編譯期間可選Quartus II的設(shè)計(jì)輸入流程圖的設(shè)計(jì)輸入流程圖724 Altera公司提供的公司提供的Quartus II開發(fā)系統(tǒng)開發(fā)系統(tǒng)4Quartus II的使用操作的使用操作 （1

37、）設(shè)計(jì)輸入）設(shè)計(jì)輸入724 Altera公司提供的公司提供的Quartus II開發(fā)系統(tǒng)開發(fā)系統(tǒng)4Quartus II的使用操作的使用操作 （1）設(shè)計(jì)輸入）設(shè)計(jì)輸入將將MAX+PLUS 配置文件配置文件轉(zhuǎn)換為轉(zhuǎn)換為Quartus工程工程Quartus II支持的設(shè)計(jì)文件類型支持的設(shè)計(jì)文件類型類型類型描述描述擴(kuò)展名擴(kuò)展名原理圖設(shè)計(jì)文原理圖設(shè)計(jì)文件件使用使用Quartus Block Editor建立的原理圖設(shè)計(jì)建立的原理圖設(shè)計(jì)文件文件.bdfEDIF輸入文輸入文件件使用任何標(biāo)準(zhǔn)使用任何標(biāo)準(zhǔn)EDIF網(wǎng)表編寫程序生成的網(wǎng)表編寫程序生成的200版版EDIF網(wǎng)表文件網(wǎng)表文件.edf，.edif圖形設(shè)計(jì)文

38、件圖形設(shè)計(jì)文件 使用使用MAX+PLUS Graphic Editor建立的原理建立的原理圖設(shè)計(jì)文件圖設(shè)計(jì)文件.gdf文本設(shè)計(jì)文件文本設(shè)計(jì)文件 以以Altera硬件描述語(yǔ)言（硬件描述語(yǔ)言（AHDL）編寫的設(shè)計(jì)文）編寫的設(shè)計(jì)文件件.tdfVerilog設(shè)計(jì)設(shè)計(jì)文件文件包含使用包含使用Verilog HDL定義的設(shè)計(jì)邏輯的設(shè)計(jì)文定義的設(shè)計(jì)邏輯的設(shè)計(jì)文件件.v，.vlg，.verilogVHDL設(shè)計(jì)文設(shè)計(jì)文件件包含使用包含使用VHDL定義的設(shè)計(jì)邏輯的設(shè)計(jì)文件定義的設(shè)計(jì)邏輯的設(shè)計(jì)文件. v h ， . v hd，.vhdlVQM文件文件通過通過Synplicity Synplify軟件或軟件或Quar

39、tus軟件生軟件生成的成的Verilog HDL格式的網(wǎng)表文件格式的網(wǎng)表文件.vqm724 Altera公司提供的公司提供的Quartus II開發(fā)系統(tǒng)開發(fā)系統(tǒng)4Quartus II的使用操作的使用操作 （1）設(shè)計(jì)輸入）設(shè)計(jì)輸入724 Altera公司提供的公司提供的Quartus II開發(fā)系統(tǒng)開發(fā)系統(tǒng)4Quartus II的使用操作的使用操作 （2）創(chuàng)建一個(gè)新工程）創(chuàng)建一個(gè)新工程所謂工程就是當(dāng)前設(shè)計(jì)的描述、設(shè)置、數(shù)據(jù)以及輸所謂工程就是當(dāng)前設(shè)計(jì)的描述、設(shè)置、數(shù)據(jù)以及輸出的集合，出的集合，Quartus II 會(huì)將這些存儲(chǔ)在不同類型的文件會(huì)將這些存儲(chǔ)在不同類型的文件中并置于同一文件夾下。所以開始

40、設(shè)計(jì)之前，必須創(chuàng)建中并置于同一文件夾下。所以開始設(shè)計(jì)之前，必須創(chuàng)建一個(gè)工程一個(gè)工程(*.qpf)，一般情況下，建議工程文件夾、工程，一般情況下，建議工程文件夾、工程名稱以及頂層實(shí)體名使用相同的名稱。名稱以及頂層實(shí)體名使用相同的名稱。724 Altera公司提供的公司提供的Quartus II開發(fā)系統(tǒng)開發(fā)系統(tǒng)4Quartus II的使用操作的使用操作 （3）使用）使用VHDL代碼設(shè)計(jì)輸入代碼設(shè)計(jì)輸入Quartus II文本編輯器文本編輯器界面界面724 Altera公司提供的公司提供的Quartus II開發(fā)系統(tǒng)開發(fā)系統(tǒng)4Quartus II的使用操作的使用操作 （4）編譯）編譯VHDL代碼代碼

41、編譯報(bào)告編譯報(bào)告724 Altera公司提供的公司提供的Quartus II開發(fā)系統(tǒng)開發(fā)系統(tǒng)4Quartus II的使用操作的使用操作 （5）查看）查看RTL視圖視圖RTL(Register Transfer level)視圖是設(shè)計(jì)的寄存器傳輸級(jí)展視圖是設(shè)計(jì)的寄存器傳輸級(jí)展現(xiàn)，作為設(shè)計(jì)輸入的最忠實(shí)體現(xiàn)，現(xiàn)，作為設(shè)計(jì)輸入的最忠實(shí)體現(xiàn)，RTL視圖的主要作用是視圖的主要作用是幫助設(shè)計(jì)者檢查設(shè)計(jì)輸入中的問題。幫助設(shè)計(jì)者檢查設(shè)計(jì)輸入中的問題。設(shè)計(jì)的設(shè)計(jì)的RTL視圖視圖724 Altera公司提供的公司提供的Quartus II開發(fā)系統(tǒng)開發(fā)系統(tǒng)4Quartus II的使用操作的使用操作 （6）仿真）仿真a

42、. 新建一個(gè)波形文件新建一個(gè)波形文件在在Quartus II主界面，創(chuàng)建一個(gè)名為主界面，創(chuàng)建一個(gè)名為Waveform1.vwf的仿真波形的仿真波形文件，可使用命令將文件另存為擴(kuò)展名為文件，可使用命令將文件另存為擴(kuò)展名為.vwf 的其他文件名。的其他文件名。b. 添加仿真信號(hào)添加仿真信號(hào)在仿真之前需要在仿真波形文件中加入待仿真的信號(hào)，在在仿真之前需要在仿真波形文件中加入待仿真的信號(hào)，在Node Found窗口顯示出找到的信號(hào)，將信號(hào)添加到波形文件中。窗口顯示出找到的信號(hào)，將信號(hào)添加到波形文件中。c. 設(shè)置仿真激勵(lì)設(shè)置仿真激勵(lì)Quartus II默認(rèn)的仿真時(shí)間是默認(rèn)的仿真時(shí)間是1s，執(zhí)行，執(zhí)行“E

43、ditEnd Time”菜單命令將其修改為菜單命令將其修改為100s或其他；或其他；Quartus II提供了一個(gè)信號(hào)設(shè)置工具欄，可以很靈活的對(duì)輸入提供了一個(gè)信號(hào)設(shè)置工具欄，可以很靈活的對(duì)輸入激勵(lì)進(jìn)行設(shè)置，如下頁(yè)所示。激勵(lì)進(jìn)行設(shè)置，如下頁(yè)所示。724 Altera公司提供的公司提供的Quartus II開發(fā)系統(tǒng)開發(fā)系統(tǒng)4Quartus II的使用操作的使用操作 （6）仿真）仿真設(shè)置仿真設(shè)置仿真時(shí)間時(shí)間設(shè)置仿真設(shè)置仿真輸入激勵(lì)輸入激勵(lì)724 Altera公司提供的公司提供的Quartus II開發(fā)系統(tǒng)開發(fā)系統(tǒng)4Quartus II的使用操作的使用操作 （6）仿真）仿真d. 功能仿真功能仿真功能仿

44、真的第一步就是建立功能仿真網(wǎng)表之后，可以開始功功能仿真的第一步就是建立功能仿真網(wǎng)表之后，可以開始功能仿真了，仿真完成之后會(huì)產(chǎn)生仿真成功的消息窗口。單擊能仿真了，仿真完成之后會(huì)產(chǎn)生仿真成功的消息窗口。單擊“Report”按鈕，查看仿真結(jié)果如下圖。按鈕，查看仿真結(jié)果如下圖。724 Altera公司提供的公司提供的Quartus II開發(fā)系統(tǒng)開發(fā)系統(tǒng)4Quartus II的使用操作的使用操作 （6）仿真）仿真e. 時(shí)序仿真時(shí)序仿真時(shí)序仿真不需要產(chǎn)生功能網(wǎng)表，仿真完成后產(chǎn)生仿真成功消時(shí)序仿真不需要產(chǎn)生功能網(wǎng)表，仿真完成后產(chǎn)生仿真成功消息窗口，單擊息窗口，單擊“Report”按鈕可查看仿真結(jié)果，類似如下

45、圖按鈕可查看仿真結(jié)果，類似如下圖所示的波形，但許多表現(xiàn)形式不同于功能仿真。然后用戶可所示的波形，但許多表現(xiàn)形式不同于功能仿真。然后用戶可以根據(jù)仿真波形來驗(yàn)證是否滿足時(shí)序設(shè)計(jì)要求。以根據(jù)仿真波形來驗(yàn)證是否滿足時(shí)序設(shè)計(jì)要求。724 Altera公司提供的公司提供的Quartus II開發(fā)系統(tǒng)開發(fā)系統(tǒng)4Quartus II的使用操作的使用操作 （7）編程與配置）編程與配置使用使用Quartus成功編譯工程且功能、時(shí)序均滿足設(shè)計(jì)要求后，成功編譯工程且功能、時(shí)序均滿足設(shè)計(jì)要求后，就可以對(duì)就可以對(duì)Altera器件進(jìn)行編程和配置了?？梢允褂闷骷M(jìn)行編程和配置了?？梢允褂肣uartus的的Assembler模

46、塊生成編程文件，使用模塊生成編程文件，使用Quartus的的Programmer工工具與編程硬件一起對(duì)器件進(jìn)行編程和配置。具與編程硬件一起對(duì)器件進(jìn)行編程和配置。Quartus對(duì)器件的對(duì)器件的編程和配置流程如下圖。編程和配置流程如下圖。724 Altera公司提供的公司提供的Quartus II開發(fā)系統(tǒng)開發(fā)系統(tǒng)5PLD器件的寫入器件的寫入 專用的并口寫入線，專用的并口寫入線，Altera公司的并口寫入電纜為公司的并口寫入電纜為ByteBlaster。 以太網(wǎng)串口寫入線，以太網(wǎng)串口寫入線，Altera公司的以太網(wǎng)串口寫入電纜為公司的以太網(wǎng)串口寫入電纜為EthernetBlaster， USB串口寫

47、入線，串口寫入線，Altera公司的公司的USB串口寫入電纜為串口寫入電纜為USB Blaster，器件端為一個(gè)十芯插頭，器件端為一個(gè)十芯插頭，以以JTAG格式下載信號(hào)。下圖為格式下載信號(hào)。下圖為USB串口寫入線的連接形式串口寫入線的連接形式USBBlaster下載電纜下載電纜724 Altera公司提供的公司提供的Quartus II開發(fā)系統(tǒng)開發(fā)系統(tǒng)5PLD器件的寫入器件的寫入72 5 Xilinx公司提供的公司提供的ISE開發(fā)系統(tǒng)開發(fā)系統(tǒng)1ISE的簡(jiǎn)介的簡(jiǎn)介第第7章存儲(chǔ)器與可編程邏輯器件章存儲(chǔ)器與可編程邏輯器件ISE是集成綜合環(huán)境的簡(jiǎn)稱，它集成了多種優(yōu)秀的設(shè)計(jì)工具，是集成綜合環(huán)境的簡(jiǎn)稱，它

48、集成了多種優(yōu)秀的設(shè)計(jì)工具，簡(jiǎn)潔流暢的界面風(fēng)格可以使用戶方便地完成自己的設(shè)計(jì)。簡(jiǎn)潔流暢的界面風(fēng)格可以使用戶方便地完成自己的設(shè)計(jì)。有豐富的在線幫助信息，結(jié)合有豐富的在線幫助信息，結(jié)合Xilinx的技術(shù)支持網(wǎng)站，幫助用戶的技術(shù)支持網(wǎng)站，幫助用戶更好的在設(shè)計(jì)過程中解決可能遇到的問題。而且，還有著強(qiáng)大更好的在設(shè)計(jì)過程中解決可能遇到的問題。而且，還有著強(qiáng)大的設(shè)計(jì)輔助功能，在編寫代碼時(shí)可以使用編寫向?qū)晌募^的設(shè)計(jì)輔助功能，在編寫代碼時(shí)可以使用編寫向?qū)晌募^和模塊框架，也可使用語(yǔ)言模板和模塊框架，也可使用語(yǔ)言模板(Language Templates)幫助編寫幫助編寫代碼。代碼。在圖形輸入時(shí)可以使用在

49、圖形輸入時(shí)可以使用ECS的輔助項(xiàng)幫助設(shè)計(jì)原理圖。的輔助項(xiàng)幫助設(shè)計(jì)原理圖。ISE的的Core Generator和和LogiBLOX工具可方便地生成工具可方便地生成IP Core與與功效模塊為用戶所用，減少設(shè)計(jì)工作量，提高設(shè)計(jì)效率與質(zhì)量。功效模塊為用戶所用，減少設(shè)計(jì)工作量，提高設(shè)計(jì)效率與質(zhì)量。優(yōu)化的工具套件，提供了業(yè)界唯一一款時(shí)鐘門控優(yōu)化的技術(shù)。優(yōu)化的工具套件，提供了業(yè)界唯一一款時(shí)鐘門控優(yōu)化的技術(shù)。2ISE的設(shè)計(jì)流程的設(shè)計(jì)流程72 5 Xilinx公司提供的公司提供的ISE開發(fā)系統(tǒng)開發(fā)系統(tǒng)72 5 Xilinx公司提供的公司提供的ISE開發(fā)系統(tǒng)開發(fā)系統(tǒng)3ISE的圖形用戶界面的圖形用戶界面下面以使

50、用下面以使用VHDL設(shè)計(jì)一個(gè)加設(shè)計(jì)一個(gè)加/減法器為例介紹。減法器為例介紹。72 5 Xilinx公司提供的公司提供的ISE開發(fā)系統(tǒng)開發(fā)系統(tǒng)4ISE的使用操作的使用操作 （1）設(shè)計(jì)輸入）設(shè)計(jì)輸入（2）創(chuàng)建一個(gè)工程）創(chuàng)建一個(gè)工程a首先創(chuàng)建新工程向?qū)ы?yè)，輸入要?jiǎng)?chuàng)建的工程名字、存放路首先創(chuàng)建新工程向?qū)ы?yè)，輸入要?jiǎng)?chuàng)建的工程名字、存放路徑。在頂層源文件類型中選擇徑。在頂層源文件類型中選擇 “HDL” 類型、類型、“Schematic”類型類型 、“EDIF”類型或類型或 “NGC/NGO”類型。類型。b在器件屬性向?qū)ы?yè)選擇器件家族、型號(hào)、封裝、速度等級(jí)，在器件屬性向?qū)ы?yè)選擇器件家族、型號(hào)、封裝、速度等級(jí)，

51、以及綜合工具、仿真器和語(yǔ)言類型。用戶可以選擇使用的第三以及綜合工具、仿真器和語(yǔ)言類型。用戶可以選擇使用的第三方綜合工具和仿真工具，以及方綜合工具和仿真工具，以及HDL類型。類型。c一個(gè)源文件可以是任何包含設(shè)計(jì)信息的文件，一個(gè)源文件可以是任何包含設(shè)計(jì)信息的文件，Project Navigator提供了一個(gè)向?qū)韼椭脩魹楣こ虅?chuàng)建新的源文件。提供了一個(gè)向?qū)韼椭脩魹楣こ虅?chuàng)建新的源文件。如果已經(jīng)有已存在的源文件，點(diǎn)擊如果已經(jīng)有已存在的源文件，點(diǎn)擊“Add Source”按鈕，將按鈕，將其添加到工程。其添加到工程。ISE的源文的源文件代碼編輯件代碼編輯界面界面72 5 Xilinx公司提供的公司提供

52、的ISE開發(fā)系統(tǒng)開發(fā)系統(tǒng)4ISE的使用操作的使用操作 （2）創(chuàng)建一個(gè)工程）創(chuàng)建一個(gè)工程72 5 Xilinx公司提供的公司提供的ISE開發(fā)系統(tǒng)開發(fā)系統(tǒng)4ISE的使用操作的使用操作（3）行為級(jí)仿真）行為級(jí)仿真(也稱為也稱為RTL仿真仿真)可以通過以下任何一種方式來執(zhí)行?？梢酝ㄟ^以下任何一種方式來執(zhí)行。HDL測(cè)試平臺(tái)測(cè)試平臺(tái)(test benches)測(cè)試平臺(tái)波形文件測(cè)試平臺(tái)波形文件用于綜合和行為仿真的用于綜合和行為仿真的HDL源文件源文件只用于仿真的只用于仿真的HDL源文件，如源文件，如IP仿真模型、外部仿真模仿真模型、外部仿真模型等等。型等等。在仿真之前首先建立測(cè)試激勵(lì)。在測(cè)試平臺(tái)波形文件關(guān)聯(lián)

53、在仿真之前首先建立測(cè)試激勵(lì)。在測(cè)試平臺(tái)波形文件關(guān)聯(lián)窗口中，選擇仿真的源文件與該波形文件相關(guān)聯(lián)。窗口中，選擇仿真的源文件與該波形文件相關(guān)聯(lián)。在時(shí)序和時(shí)鐘設(shè)置窗口，進(jìn)行如下參數(shù)設(shè)置：在時(shí)序和時(shí)鐘設(shè)置窗口，進(jìn)行如下參數(shù)設(shè)置：Clock High Time: 20 ns；Clock Low Time: 20 ns；Input Setup Time: 10 ns；Output Valid Delay: 10 ns；Offset: 0 ns；Global Signals: GSR(FPGA)，當(dāng)選擇，當(dāng)選擇GSR(FPGA)時(shí)，默時(shí)，默認(rèn)情況下認(rèn)情況下Offset值會(huì)自動(dòng)加上值會(huì)自動(dòng)加上100 ns；In

54、itial Length of Test Bench: 1500 ns。其余的參數(shù)使用默認(rèn)值。點(diǎn)擊其余的參數(shù)使用默認(rèn)值。點(diǎn)擊“Finish”完成時(shí)序初始化設(shè)完成時(shí)序初始化設(shè)置，波形激勵(lì)設(shè)置窗口如圖置，波形激勵(lì)設(shè)置窗口如圖7-50所示。所示。ISE軟件提供了便捷軟件提供了便捷的輸入波形激勵(lì)的編輯方法，只要用鼠標(biāo)單擊波形區(qū)域就可的輸入波形激勵(lì)的編輯方法，只要用鼠標(biāo)單擊波形區(qū)域就可以對(duì)輸入波形進(jìn)行設(shè)置。設(shè)置完成之后進(jìn)行保存。以對(duì)輸入波形進(jìn)行設(shè)置。設(shè)置完成之后進(jìn)行保存。72 5 Xilinx公司提供的公司提供的ISE開發(fā)系統(tǒng)開發(fā)系統(tǒng)4ISE的使用操作的使用操作（3）行為級(jí)仿真）行為級(jí)仿真(也稱為也稱為RTL仿真仿真)72 5 Xilinx公司提供的公司提供的ISE開發(fā)系統(tǒng)開發(fā)系統(tǒng)4ISE的使用操作的使用操作