集成電路與工藝版圖設(shè)計(jì)

1、 DC-DC變換器中誤差放大器AMP模塊版圖設(shè)計(jì)1 DCDC變換器中誤差放大器AMP模塊電路 誤差放大器是整個(gè)變換器電路的核心，從原理上說，誤差放大電路內(nèi)部實(shí)質(zhì)上是一個(gè)具有高放大倍數(shù)的多級直接耦合放大電路。誤差放大器的電路結(jié)構(gòu)如下：誤差放大器的原理圖如下： 版圖是集成電路從設(shè)計(jì)走向制造的橋梁，它包含了集成電路尺寸，電阻電容大小等器件相關(guān)的物理信息數(shù)據(jù)。版圖設(shè)計(jì)是創(chuàng)造工程制圖（網(wǎng)表）的精確的物理描述過程，即定義各工藝層圖形的形狀，尺寸以及不同工藝層的相對位置的過程。其設(shè)計(jì)目標(biāo)有以下三方面：1. 滿足電路功能，性能指標(biāo)，質(zhì)量要求；2. 盡可能節(jié)省面積，以提高集成度，降低成本；3. 盡可能縮短連線，

2、以減少復(fù)雜度，縮短延時(shí)，改善可能性。下面是我對誤差放大器AMP模塊版圖設(shè)計(jì)及仿真的過程。2DCDC變換器中誤差放大器AMP模塊版圖設(shè)計(jì)及仿真.版圖設(shè)計(jì)的前仿真.替換及其他基本設(shè)置此次版圖所用工藝為MOSIS/ORBIT 1.2u SCNA。（設(shè)置替換路徑為：C:program filesTanner EDATanner Tools v13.1L-Edit and LVSTechMosismorbn12）替換設(shè)置后，將設(shè)置-設(shè)計(jì)-technology下的technology to micro map 改為：1 Lambda= microns。.版圖的基本繪制下面為常用的CMOS工藝版圖與工藝的關(guān)

3、系：（1）N阱：做N阱的封閉圖形處，窗口注入形成P管的襯底（2）有源區(qū)：做晶體管的區(qū)域（G,D,S,B區(qū)），封閉圖形處是氮化硅掩蔽層，該處不會(huì)長場氧化層（3）多晶硅：做硅柵和多晶硅連線。封閉圖形處，保留多晶硅。（4）有源區(qū)注入：P+,N+區(qū)。做源漏及阱或襯底連接區(qū)的注入（5）接觸孔：多晶硅，擴(kuò)散區(qū)和金屬線1接觸端子。（6）金屬線1：做金屬連線，封閉圖形處保留鋁（7）通孔：兩層金屬連線之間連接的端子（8）金屬線2：做金屬連線，封閉圖形處保留鋁NMOS與PMOS的繪制繪制NMOS要用到的圖層有Active、N Select、Poly、Active Contact、Metal1，而PMOS管的版圖繪

4、制需要用到N Well、Active、P Select、Poly、Active Contact、Metal1，其中Poly的長度就是晶體管的L，Active的高度就是晶體管的W。PMOS管與NMOS管的版圖如圖1所示。 （a）PMOS (b)NMOS對于大尺寸的MOS管，要節(jié)省版圖的面積，需要對版圖進(jìn)行優(yōu)化處理。對于寬度很寬的MOS管，應(yīng)采用“叉指結(jié)構(gòu)”，以減少漏源和柵極面積；使用指狀晶體管的另一個(gè)原因是優(yōu)化由晶體管寬度所引起的多晶硅柵電阻。因?yàn)槎嗑Ч枋怯蓡味蓑?qū)動(dòng)的，存在電阻，所以需要一個(gè)準(zhǔn)則來規(guī)定單個(gè)指狀晶體管的最大長度。因此，對于大晶體管來說，將其設(shè)計(jì)成多個(gè)指狀晶體管是遵守最大寬度準(zhǔn)則的唯

5、一方法。對于長度很長的MOS管，應(yīng)采用折疊形式；寬度很窄的MOS管，應(yīng)采用狗骨形畫法；對于共用源或漏的MOS管，且兩MOS管尺寸相同，為節(jié)省空間或使寄生結(jié)電容最小、應(yīng)將共用的源或漏合并在一起。如：叉指狀MOS晶體管：ABBA 圖4 叉指狀MOS晶體管電容版圖在兩個(gè)懸浮導(dǎo)電層之間生長或者淀積一層相對比較薄的氧化層，從而形成一個(gè)下極板寄生電容適中的高密度電容器。用L-Edit軟件繪制電容版圖時(shí)的步驟如下：首先計(jì)算電容的有效面積，進(jìn)而確定有效面積所對應(yīng)的寬和長。根據(jù)式2.2可以算出本設(shè)計(jì)的電容的有效面積，進(jìn)而可以確定W和L。繪制電容時(shí)要用的圖層為Poly、Poly2、Metal1、Poly Cont

6、act、Poly2 Contact、Poly-Poly2 Capacitor ID。電容版圖如圖5.所示，而電容的有效面積就是Poly-Poly2 Capacitor ID的面積。在理想情況下，其電容值可用下式進(jìn)行計(jì)算： (2.2)圖5 電容版圖電阻版圖在CMOS工藝中，能與之兼容的電阻主要有：金屬電阻、多晶硅電阻、擴(kuò)散電阻（源/漏P+或N+擴(kuò)散）、N阱電阻、MOS電阻（有源電阻）。這幾種電阻的方塊電阻值大約如下：金屬為60m/、多晶硅為幾上千/、擴(kuò)散電阻為5/、N阱電阻為1k/。多晶硅的薄層電阻（版圖如圖5.2所示）較小，可以實(shí)現(xiàn)小阻值的電阻，缺點(diǎn)是多晶硅電阻的薄層電阻值會(huì)隨溫度和工藝的不同

7、而不同。N阱電阻（如圖5.3所示）的薄層方塊電阻值約為1 k，可以實(shí)現(xiàn)大阻值的電阻，但受工藝影響較大。本次設(shè)計(jì)采用采用了常用的多晶硅電阻。蛇形電阻如下圖：pad畫法：Metal1：102×102；Metal2；100×100；Overglass：88×88；Via：90×90；Pad Comment：100×100。2.1.3版圖的布局 在整個(gè)版圖布局中，晶體管的紡織采用P管和N管分層放置，分為三層，P管放入N阱中，N阱中盡量多的設(shè)置阱連接區(qū)，N管層盡量多的設(shè)置襯底接觸點(diǎn)。為了減小栓鎖效應(yīng)，每一層的晶體管加入了硬性保護(hù)環(huán)，保護(hù)環(huán)由select、

8、active、active contact、metal層組成。N型保護(hù)環(huán)的select層用nselect，P型保護(hù)環(huán)的select層用pselect。輸入輸出以及電源的接觸端口采用焊盤的形式。 誤差放大電路的版圖布局如下圖所示：版圖設(shè)計(jì)完成后進(jìn)行設(shè)計(jì)規(guī)則檢查，DRC檢查無誤后，表明版圖滿足電路連接及設(shè)計(jì)規(guī)范。2.2版圖設(shè)計(jì)T-spice提取和仿真 運(yùn)用T-spice進(jìn)行后仿真，采用1.25u的工藝。網(wǎng)表見附件A，網(wǎng)表生成后利用W-edit生成波形圖。 對于電阻電容以及信號源的設(shè)置，可直接通過語句的形式在網(wǎng)表中修改。 端口的命名設(shè)置如下： 其余的端口用同樣的方法命名。端口仿真設(shè)置如下： 其余端口

9、用同樣的方法設(shè)置完后，仿真波形如下： 心得體會(huì) 通過本次課程設(shè)計(jì)，我對集成電路版圖設(shè)計(jì)有了更深刻的體會(huì)，掌握了集成電路版圖設(shè)計(jì)軟件L-Edit的基本操作，并對提取網(wǎng)表和仿真更加熟練。在本次設(shè)計(jì)中，由于考慮不周，各個(gè)器件之間沒有留足夠大的地方，導(dǎo)致后來連線時(shí)線間距太小而出錯(cuò)，不得不重新布局，使我明白在版圖的繪制過程中，布局是非常重要的，要邊連線邊考慮如何讓布局美觀，芯片面積盡可能的減小，器件的擺放也要合理，連線也要盡可能的短。而且在繪制過程中為了減小栓鎖效應(yīng)，每一層晶體管都要加保護(hù)環(huán)。在本次設(shè)計(jì)中，也對電阻電容的畫法有了更深刻的認(rèn)識，對于電阻電容在開始畫時(shí)不用考慮它的大小，最后可通過網(wǎng)表文件中的

10、語句進(jìn)行設(shè)置。總之，這次課程設(shè)計(jì)自己學(xué)到了很多有用的東西，對版圖的畫法更加熟練了。 參考文獻(xiàn)【1】孫潤等. TANNER集成電路設(shè)計(jì)教程M. 北京：希望電子出版社. 2002. 【2】陳中建. CMOS電路設(shè)計(jì)布局與仿真M. 北京：機(jī)械工業(yè)出版社. 2006.【3】廖裕評，陸瑞強(qiáng). 集成電路設(shè)計(jì)與布局實(shí)戰(zhàn)指導(dǎo)M. 北京：科學(xué)技術(shù)出版社. 2004. 附錄A* Circuit Extracted by Tanner Research's L-Edit Version 11.10 / Extract Version 11.10 ;* TDB File: E:kecsheji band1.t

11、db* Cell: Cell0Version 1.19* Extract Definition File: D:tranner11替換文件morbn12.ext* Extract Date and Time: 07/06/2013 -16:24.include "D:tranner11T-Spice 10.1modelsml2_125.md"* Warning: Layers with Unassigned FRINGE Capacitance.* <Poly1-Poly2 Capacitor>* <Pad Comment>C1 VIN 22 C=1

12、33.2f $ (69 357 169 457)M1 AMPOUT 14 VIN 3 PMOS L=1.2u W=8.4u AD=75.6p PD=34.8u AS=78.12p PS=35.4u $ (272.5 243.5 274.5 257.5)M2 14 14 VIN 3 PMOS L=2.4u W=3.6u AD=17.28p PD=16.8u AS=18.36p PS=17.4u $ (209.5 242.5 213.5 248.5)M3 14 15 VIN 3 PMOS L=2.4u W=4.8u AD=31.68p PD=22.8u AS=30.24p PS=22.2u $ (

13、-48 234 -44 242)M4 VIN 1 13 3 PMOS L=2.4u W=6u AD=52.2p PD=29.4u AS=59.4p PS=31.8u $ (30.5 232.5 34.5 242.5)M5 15 15 VIN 3 PMOS L=2.4u W=4.8u AD=21.6p PD=18.6u AS=21.6p PS=18.6u $ (-86.5 233.5 -82.5 241.5)C2 AMPOUT 22 C=133.2f $ (521 204.5 621 304.5)C3 AMPOUT GND C=20p $ (442 212 463 232.5)M6 1 1 VI

14、N 3 PMOS L=2.4u W=15.6u AD=238.68p PD=61.8u AS=257.4p PS=64.2u $ (126.5 221.5 130.5 247.5)M7 LOUT 4 4 11 PMOS L=2.4u W=4.8u AD=33.12p PD=23.4u AS=34.56p PS=24u $ (-20 31.5 -16 39.5)M8 5 4 LOUT 11 PMOS L=3.6u W=3.6u AD=14.04p PD=15u AS=15.12p PS=15.6u $ (-71.5 33 -65.5 39)R1 8 5 R=900 $ (-57 -3.5 -41

15、 4.5)R2 5 10 R=900 $ (-108.5 -3.5 -92.5 4.5)C4 LOUT 22 C=133.2f $ (-366.5 -26.5 -266.5 73.5)M9 12 REF 1 22 NMOS L=1.8u W=18u AD=145.8p PD=34.2u AS=280.8p PS=67.2u $ (427 -98.5 430 -68.5)M10 12 REF 1 22 NMOS L=1.8u W=18u AD=145.8p PD=34.2u AS=221.4p PS=60.6u $ (397 -98.5 400 -68.5)M11 19 9 8 11 PMOS

16、L=2.4u W=24u AD=144p PD=36u AS=432p PS=84u $ (166.5 -103.5 170.5 -63.5)M12 19 9 8 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=133.2p PS=35.1u $ (142.5 -103.5 146.5 -63.5)M13 8 9 19 11 PMOS L=2.4u W=24u AD=133.2p PD=35.1u AS=147.6p PS=36.3u $ (120 -103.5 124 -63.5)M14 19 9 8 11 PMOS L=2.4u W=24u AD=147.6p

17、 PD=36.3u AS=396p PS=81u $ (95.5 -103.5 99.5 -63.5)M15 20 FB 10 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=432p PS=84u $ (-40.5 -104.5 -36.5 -64.5)M16 20 FB 10 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=133.2p PS=35.1u $ (-64.5 -104.5 -60.5 -64.5)M17 10 FB 20 11 PMOS L=2.4u W=24u AD=133.2p PD=35.1u AS=147.6

18、p PS=36.3u $ (-87 -104.5 -83 -64.5)M18 20 FB 10 11 PMOS L=2.4u W=24u AD=147.6p PD=36.3u AS=396p PS=81u $ (-111.5 -104.5 -107.5 -64.5)C5 REF 22 C=133.2f $ (557 -224.5 657 -124.5)R3 GND 12 R=9k $ (396 -263 443 -215)C6 FB 22 C=133.2f $ (-368 -180 -268 -80)M19 GND 20 AMPOUT 22 NMOS L=1.2u W=3.48u AD=18.

19、792p PD=17.76u AS=21.924p PS=19.56u $ (335.5 -296.4 337.5 -290.6)M20 GND GND 20 22 NMOS L=1.2u W=7.2u AD=54p PD=29.4u AS=47.52p PS=27.6u $ (288 -299.5 290 -287.5)M21 GND 13 13 22 NMOS L=1.8u W=8.4u AD=83.16p PD=36.6u AS=85.68p PS=37.2u $ (210.5 -302.5 213.5 -288.5)M22 GND 13 18 22 NMOS L=1.8u W=8.4u AD=83.16p PD=36.6u AS=85.68p PS=37.2u $ (137.5 -302.5 140.5 -288.5)M23 GND 19 14 22 NMOS L=1.2u W=10.8u AD=119.88p PD=43.8u AS=126.36p PS=45u $ (58.5 -302 60.5 -284)M24 GND