組合邏輯電路的分析和設計-課件-北京工業(yè)大學-03

1、1第第3章章 組合邏輯電路的分析和設計組合邏輯電路的分析和設計Combinational Logic Circuit2本章主要內(nèi)容本章主要內(nèi)容 1.MSI的應用的應用 2.組合邏輯電路的分析方法組合邏輯電路的分析方法 3.組合邏輯電路的設計方法組合邏輯電路的設計方法3Sec3.1 概述 邏輯電路的分類1.組合邏輯電路2.時序邏輯電路3.狀態(tài)機4組合邏輯電路的概念Combina-tionalLogicCircuitXi1Xi2XinYO1YO2YOm5組合邏輯電路的特性 .組和邏輯電路可以組和邏輯電路可以 是多輸入多輸出邏是多輸入多輸出邏輯電路；輯電路； .輸入變量只有輸入變量只有“0”、“1”

2、兩種狀態(tài)，兩種狀態(tài)，因此因此n個輸入變量有個輸入變量有2n種輸入組和狀態(tài)；種輸入組和狀態(tài)；6Sec3.2 組合邏輯電路的分析方法 1.分析的目的分析的目的:找出邏輯電路的功能 2. 分析的步驟分析的步驟:.根據(jù)邏輯圖，寫出輸出端邏輯關系表達式；根據(jù)邏輯圖，寫出輸出端邏輯關系表達式；.化簡此邏輯函數(shù)成最簡表達式；化簡此邏輯函數(shù)成最簡表達式；.列出真值表，把各組輸入狀態(tài)下的輸出狀態(tài)求出；列出真值表，把各組輸入狀態(tài)下的輸出狀態(tài)求出；.根據(jù)邏輯真值表，得到邏輯功能的說明。根據(jù)邏輯真值表，得到邏輯功能的說明。7分析方法舉例 例例1. 多輸入單輸出電路 ( (多數(shù)表決電路多數(shù)表決電路) ) 例例2. 2.

3、 多輸入多輸出組合邏輯電路 ( (帶進位半加器帶進位半加器) )8例1：3變量多數(shù)表決電路分析ABCP1P3P2F91.寫出邏輯函數(shù)表達式P1=ABP2=BC F=P1+P2+P3=AB+BC+ACP3=AC102.列出真值表 邏輯電路功能由真值表可以看出該電路為多數(shù)表決電路： 3個變量中有2個或2個以上為1時，輸出為1。ABCF0000001001000111100010111101111111例2.下圖為一個多輸出組合邏輯電路，試分析電路功能ABS=ABBC=AB=1S=A BC=ABAB半價器電路符號半價器電路符號121.寫出邏輯函數(shù)式S=A BC=AB2.列出真值表1011010101

4、100000CSBAS-半加和數(shù)C-進位數(shù)133.電路功能： 該電路可實現(xiàn)兩個一位二進制數(shù)相加功能，稱為半加器。14Sec3.3 組合邏輯電路的設計方法組合邏輯電路的設計方法 1.設計步驟：設計步驟： .建立描述邏輯問題的真值表建立描述邏輯問題的真值表 .分析題目所給的條件；分析題目所給的條件； .找出問題的條件與目的及因果關系；找出問題的條件與目的及因果關系； .確定輸入、輸出變量；確定輸入、輸出變量； .列出真值表；列出真值表； .由真值表寫出邏輯函數(shù)表達式；由真值表寫出邏輯函數(shù)表達式；(用最小項積之和的用最小項積之和的形式。形式。) 對輸出邏輯函數(shù)進行化簡。對輸出邏輯函數(shù)進行化簡。 畫出

5、邏輯電路圖。畫出邏輯電路圖。152.設計舉例： 下面用兩個例子說明組合邏輯電路的設計方法。16單輸出組合邏輯電路的設計例1：設計一個電路比較器。若兩個4位二進制數(shù)，A=A3A2A1A0和B=B3B2B1B0。 要求設計一組合邏輯電路對它們進行比較，當兩個數(shù)相同時，輸出為1，否則為0171位比較器電路F=A B=A B ii 圖118解：1.建立描述邏輯問題的真值表比較兩個4位二進制數(shù)，若每一位都相同，則4位相同。，因此取Ai,Bi位i =0,1,2,3 得到真值表只有當A3=B3,A2=B2,A1=B1,A0=B0時兩個4位二進制數(shù)才相同，若中間有一位不相等，則A BAi Bi fi00101

6、0100111192.由真值表寫出邏輯函數(shù)式： fi=Ai Bi+Ai Bi=Ai Bi=Ai Bi3.用NAND門實現(xiàn)一位比較器fi= Ai Bi+Ai Bi= Ai Bi+Ai Bi4.畫出一位二進制比較電路（見圖1）5.由一位比較器得到4位二進制同電路比較器，見下圖2074AC11521 8-bit identity74ACT520 8-bit identity74FCT521 8-bit identity以上為三種以上為三種MSI 4位比較器電路Y=A0 B0 A1 B1 A2 B2 A3 B3 因為每一位二進制數(shù)相等時，4位全相等，輸出才為1。21例2：設計一個無進位輸出的全加器電路

7、解：1.全加器電路有3個輸出，其中兩個輸A、B分別為一位二進制數(shù)，有三個輸入是低位的進位輸出Cin2.列出全加器真值表Ai00001111Bi00110011Ci-101010101Si01101001Ci00010111223.寫出Si的邏輯函數(shù)式：Si=Ai Bi Ci-1+ AiBiCi-1+ AiBiCi-1+ AiBiCi-1 =(Ai Bi+Ai Bi)Ci-1+(AiBi+AiBi)Ci-1 =Ai Bi Ci-1+(Ai Bi)Ci-1 =Ai Bi Ci-1 23ABCinSumC0ut Full AdderAi Bi C inAiBiCi-1Output un-carry

8、Full Adder 4.畫出邏輯電路圖24多輸入組合邏輯電路設計 例3設計兩個4位二進制數(shù)全加器解：1.全加器的工作過程如下： C2 C1 C0被加數(shù) Ai A3 A2 A1 A0 加數(shù)Bi + B3 B2 B1 B0 進位Si S3 S2 S1 S0C2C1C0C325Ai00001111Bi00110011Ci-101010101Si01101001Ci000101111.寫出全加器的真值表2.寫出Si和Ci的邏輯函數(shù)式：由例2得到Si的邏輯函數(shù)式 Si=Ai Bi Ci-1進位輸出Ci的邏輯函數(shù)表達式：Ci=Ai Bi Ci-1+ AiBiCi-1+ AiBiCi-1+ AiBiCi-

9、1 = （Ai Bi） Ci-1+AiBi263.畫出邏輯電路圖畫出邏輯電路圖Half AdderHalf AdderAiBi( Ai Bi)Ci-1( Ai Bi)Ci-1( Ai Bi) Cin +AiBi27S=A BC=AB A B CoInput bitsSumcarry電路的缺點：因為是進位輸出運算，要在AiBi運算之后才可以產(chǎn)生Co,要經(jīng)過3級門延遲時間，所以運算速度慢由上圖可以看出，它是兩級半加器（見下圖）組成的28改進方法進位輸出Co可以改寫成如下表達式：Co= （Ai Bi） Ci-1+AiBi = Ai Bi Ci-1+ AiBiCi-1+ Ai Bi（Ci-1+ Ci-

10、1）+ Ai Bi =Ai Ci-1(Bi+Bi)+BiCi-1(Ai+Ai)+AiBi =AiCi-1+BiCi-1+AiBi 29( Ai Bi) CinAiBi+AiCin+BiCinAiBiCin 可以看出，進位輸出Co的運算與求和運算同時進行，當然提高了運算速度。 由一位全加器可以實現(xiàn)4位二進制全加器圖3.3.6改進后的全加器電路304位全加器的級聯(lián)方式A B CiCo SA B CiCo SA B CiCo SA B CiCo SA4 B4A3 B3A2 B2A1 B1C0C4S4S3S2S1LSBMSB圖3.3.731例4.并行二進制加法器 加法器有兩種類型1.波紋進位加法器 如

11、圖3.3.7是波紋進位器，每一位二進制 全加器的進位輸出作為后一位全加器的 輸入，進位數(shù)逐位向前推移。 顯然這樣的4位加法器的速度很慢。322.超前進位加法器 從圖3.3.7上看到最終進位輸出C4的產(chǎn)生與兩個因素有關: 1.本位數(shù)相加產(chǎn)生的進位， 2.低位進位的傳輸速度。 根據(jù)圖3.3.6的進位輸出原理，可以得到超前進位加法器的前兩位電路圖（3.4.1）33圖3.4.1S1S0g1C0p1g0p0 A1 B1 A0 B034CMOS 4位二進制快速加法器芯片如下圖74xx83;74C283,400835其它幾種MSI全加器列表Device No.Family Description74xx83

12、TTL4-bit binary adder with fast carry74xx283TTL4-bit binary adder with fast carry74c83CMOS4-bit binary adder with fast carry4008CMOS4-bit binary adder with fast carry36用加法器設計組合邏輯電路 加法器的用途和多，下面僅舉兩例說明用加法器實現(xiàn)組合邏輯電路的方法。37例3.3.7：利用74LS283設計一個代碼轉(zhuǎn)換電路，將BCDS8421碼轉(zhuǎn)成余3碼。 解： 思路：把要獲得的邏輯函數(shù)化成 輸入變量與輸出變量 或者 輸入變量與 常量

13、成為在數(shù)值上相加的形式，再用加法器進行設計38 8421BCD碼 余3碼 D C B A Y3 Y2 Y1 Y0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 1 1 0 0 0 0 1 1 0 1 0 0 1 0 1 1 1 1 0 1 0 1 0 0 0 1 0 1 1 1 0 0 1 1 1 0 01.寫出真值表2.從真值表觀察BCD碼中的DCBA與Y3 Y2 Y1 Y0始終相差0011，這就是傳說中的余3代碼的特征39 D A3 Co Co 進位輸出 C A2

14、S3 Y3 B A1 S2 Y2 A A0 S1 Y1 B3 S0 Y0 B2 B1 B0 Ci 各位和為余3碼74LS283 1用74LS283,便可接成符合要求的代碼轉(zhuǎn)換電路。40二進制1的補碼的減法: 為了用二進制1的補碼作減法: 取減數(shù)（下面的數(shù)）的1的補碼; 把1的補碼加到被減數(shù)（上面的數(shù)）; 有溢出表示答案為正，把溢出位加到最低位。該運算叫循環(huán)進位。 如果沒有溢出則答案為負，所得到的和取1的補碼，就是正確的結(jié)果. 41例3.3.8用7483實現(xiàn)0110和1101加法（進位輸入C0=1）7483 B4 A4 B3 A3 B2 A2 B1 A1C44 3 2 1 1 1 0 1 0 1

15、 1 0 C0 0 1 0 0 1 1高位進位控制端為0時實現(xiàn)加法42解：當控制輸入端(control)C=0時，7483四位全加器做加法運算，此時異或門起或門作用。 1Co A4 A3 A2 A1 0 1 1 0A + B4 B3 B2 B1 + 1 1 0 1BC0 S4 S3 S2 S1 1 0 1 0 0 C4 結(jié)果：S=0100 進位 C4=1437483C0 B4 A4 B3 A3 B2 A2 B1 A1C44 3 2 1 1 1 0 1利用全加器7483實現(xiàn)0110和1101減法（進位輸入Co接地）控制端為1時實現(xiàn)減法44例3.3.9 用7483完成1011減101，兩個二進制數(shù)

16、減法解： 1 0 1 1 1 0 1 1 EAC（循環(huán)進位） 0 1 0 1 1 0 1 + 1 0 1 0 + 1 1 0 1 0 1 0 1 1 0 溢出位 結(jié)果和的最高位為0，答案是+11045圖3.4.67483 C0C40=add1=subtract在7483全加器上加一個與門，使最終進位補到C0進位輸入端，進行一次循環(huán)進位，得到減法的結(jié)果。46同樣，用4位加法器可以實現(xiàn)1的補碼的加法和減法運算,下面是電路圖C0 B4 A4 B3 A3 B2 A2 B1 A1 4 3 2 1c4+5v0=Add1=SubtractA4A3A2A14321c41的補碼加減運算電路473.4數(shù)值比較器數(shù)

17、值比較器A BA B圖3.4.1 一位數(shù)值比較器48工作原理1.若A=B 則 A B=1 ,即A=B Y=1 YE=AB AB=AB+AB2.若AB 則YG=A B=A+B, 意味著：A=1,B=0 YG=0, (AB)3.若AB 則YL=AB=A+B 即A=0,B=1 YL=0 (AB,則AB的輸出端為1若AB,則AB的情況，考慮從最高位到最低位排列順序比較，A和B不想等，就會有AB兩種情況：ak=0而bk=1，則AB AB=a3b3+i3a2b2+i3i2a1b1+i3i2i1a0b0從最高位到最低位逐位比較，得到AB的結(jié)果。見下圖 51a3b3i3a2b2i2a1b1i1a0b0i000

18、a3=b3 00a2=b200a1=b100a0=b001a3b301a2b201a1b101a0b310a2b210a1b110a0b011a3=b311a2=b211a1=b111a0=b0AB的輸入可以用下式表示：AB)即兩個數(shù)不相等同時也不屬于AB的第三種情況-AB52例3.4.1用74LS85四位數(shù)值比較器比較A=1011,B=1100QAB+5V得到結(jié)果10010912111314151234567A0B0A1B1A2B2A3B3IAB 0 0 1 1 1 1 0 1 兩個四位二進制數(shù)比較，沒有低位輸入，所以IA=B=1, IAB =0次高位BAQAB =0 即AA53Sec.3.

19、5 多路選擇器 1.定義: 多路選擇器是一個數(shù)字控制開關，它能 把n個數(shù)據(jù)信號分別接到一個輸出端。542. 多路選擇器 (a) 電路符號(b) 真值表sW0W1fsf01W0w101InputInputW0w155 （C）用“積之和”形式的電路 (d)用CMOS傳輸門組成的電路數(shù)字信號模擬信號W0W1SFCMOS 傳輸門傳輸門 多路選擇器的電路形式563. 四選一多路選擇器D0D1D2D3FS0S1D0D3D1D3S0S1 邏輯符號電路圖574. 多路選擇器的應用E用74153四選一多路選擇器實現(xiàn)八選一多路選擇器，其中或門為雙四選一的輸出，非門用來選擇兩個四選一中的哪個工作。F=G(C3+C2

20、+C1+C0)+G(C3+C2+C1+C0)58GS1A 1Y1B2A 2Y2B3A 3Y 3B 4A 4Y4B4791274X157 15 1 2 3 5 6 11 10 14 13 邏輯門 芯片74X157是二輸入四位多路選擇器59Da0Da1Da2DaEaDb0Db1Db2Db3EbY00Y11+E雙四選一多路選擇器: 74LS15360例3.5.1用4選1多路選擇器實現(xiàn)組合邏輯函數(shù) Y=S1S0+ S1S0+ S1S0 =A1A0+A1A0+A1A0yD0D1D2D3ES1S0 1EA1A0061Sec3.6 譯碼器: 1.譯碼器的定義 為每組二進制地址選擇唯一輸出的電路，叫做譯碼器。

21、622.譯碼器的分類（1）二進制譯碼器(74LS138).（2）BCD 譯碼器(二 - 十進制).（3）顯示譯碼器(七段顯示譯碼器).631. 二線四線譯碼器Eny0y1y2y3ABEny0y1y2y3AB74LS139ABY00y001y110y211y3 真值表6412345786Y0Y1Y2Y3 Y4Y5Y6Y7 CAB111110101100000001011ABCABCS1S3S2E0103. 3-8 Decoder74LS1382.三八譯碼器65 y7=AB C (E)111 y6=AB C (E)011 y5=AB C (E)101 y4=AB C (E)001 y3=AB C

22、(E)110 y2=AB C (E)010 y1=AB C (E)100 y0=AB C (E)000 yCBA E=S1S2S366變量變量(3-8)譯碼器存在的問題譯碼器存在的問題A2A1A0Y5Y4Y2Y5Y0Y2Ent p LH . t p HL從從3-8譯碼器邏輯圖可以看到：譯碼器邏輯圖可以看到：當當3條地址線條地址線A0、A1、A2發(fā)生發(fā)生變化時，由于門的傳輸延遲的變化時，由于門的傳輸延遲的分散性，將使譯碼器產(chǎn)生競爭分散性，將使譯碼器產(chǎn)生競爭、冒險現(xiàn)象，在、冒險現(xiàn)象，在y5、y4、y2、y0將出現(xiàn)不穩(wěn)定的輸出脈沖，將出現(xiàn)不穩(wěn)定的輸出脈沖，會對系統(tǒng)造成干擾會對系統(tǒng)造成干擾6774LS

23、138 譯碼器芯片 A0 A0 A1 A1 A2 A268譯碼器的應用譯碼器的應用例3.6.1 將74LS13譯碼器擴展成16選1的譯碼電路思路： 將兩片譯碼器的使能端接成互補方式，就可以分別選擇兩個芯片中的任何一個芯片，每個芯片A、B、C三條地址線分別選擇對應的一個輸出。69例3.6.2用74LS138擴展成64路輸出解：74LS138接成樹形擴展方式，A5A4A3從000111的八條輸出線，作為低級74LS138的使能控制信號。A2A1A0從000111的八個地址輸出，這樣形成64個輸出。真值表見下頁70A5 A4 A3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0

24、 0 0 0 0 0 Y0 0 0 1 Y1 0 1 0 Y2 0 1 1 Y3 1 0 0 Y4 1 0 1 Y5 1 1 0 Y6 1 1 1 Y70 0 1 0 0 0 1 1 171例3.6.3用譯碼器構(gòu)成數(shù)據(jù)分配器解：如左圖所示，A2A1A0為8條輸出的地址輸入將Data加于G2A、G2B的輸入端 G1=072例3.6.4. 用譯碼器實現(xiàn)P1、P2組合邏輯函數(shù):P1=A2A1A0+ A2A1A0+ A2A1A0+ A2A1A0P2=A2A1A0+ A2A1A0+ A2A1A0+ A2A1A073解：令C=A2,B=A1,A=A0;譯碼器每個輸出對應地址輸入變量的一個最小項m1=y1=

25、A2A1A0, m7=y7= A2A1A0, m2=y2=A2A1A0 ,m4=y4= A2A1A0所以，P1=m1 m2 m4 m7同樣，P2=m3+m5+m6+m7=m3 m5 m6 m7上式表明,只要在74LS138的輸出附加兩個與非門，即可得到P1、P2組合邏輯函數(shù)74Sec.3.7 組合邏輯電路的組合邏輯電路的VHDL設計方法設計方法 Sec3.7.1 VHDL設計語言設計語言 Sec3.7.2 用用VHDL設計全加器設計全加器 Sec3.7.3 VHDL多路選擇器設計多路選擇器設計 Sec3.7.4 VHDL設計譯碼器方法設計譯碼器方法75Sec3.7.1 VHDL設計語言1.VH

26、DL1.VHDL設計語言的特點設計語言的特點: :.VHDLVHDL中的對象有四種基本類型：中的對象有四種基本類型：.常量（常量（ConstantConstant）.信號（信號（signalsignal）.變量（變量（variablevariable）.文件（文件（FileFile）. 對象的一般書寫格式：對象的一般書寫格式： 對象類別對象類別 標識符表：標識符表： 子類型標識：初值；子類型標識：初值； 76(3).使用使用STD_LOGIC數(shù)據(jù)類型必須在程序開始要標明兩數(shù)據(jù)類型必須在程序開始要標明兩行語句行語句 LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.A

27、LL;77STD_LOGIC的意義：的意義： 1.代表一種數(shù)據(jù)類型，增加了代表一種數(shù)據(jù)類型，增加了VHDL的靈活性；的靈活性； 2.對所表示的邏輯型號提供標準數(shù)據(jù)類型；對所表示的邏輯型號提供標準數(shù)據(jù)類型； STD_LOGIC ; STD_LOGIC_VECTOR。 (要求要求Library and Package說明語句）說明語句） 3.可以表示幾種不同的值，可以描述不同的函可以表示幾種不同的值，可以描述不同的函數(shù)是數(shù)是0,1,Z, -,X等。等。78庫庫(Library)&程序包（程序包（Package） Library 在編譯過程中在編譯過程中STD_LOGIC作為作為VHDL編程

28、的一組文件。編程的一組文件。這組文件叫作庫這組文件叫作庫(Library) 。第。第1行說明的是：程序代行說明的是：程序代碼將利用碼將利用IEEE庫（庫（Library）。）。 包（包（Package） 在編譯器編譯代碼文件時使用的文件叫程序包在編譯器編譯代碼文件時使用的文件叫程序包（Package）,它密封在它密封在STD_LOGIC的定義中。的定義中。 程序包的名稱叫作：程序包的名稱叫作：STD_LOGIC_1164。程序包的作。程序包的作用是指導編譯器在編譯文件過程中只使用包的子集，用是指導編譯器在編譯文件過程中只使用包的子集，但通常在程序代碼中記作但通常在程序代碼中記作all, 表示包

29、的整體。表示包的整體。79Sec3.7.2. 用VHDL設計全加器例例1. VHDL設計一位全加器設計一位全加器LIBRARY IEEE;USE IEEE. STD_LOGIC_1164.ALL;/調(diào)用調(diào)用IEEE庫，使用庫，使用STD_ LOGIC-1164程序包程序包/ ENTITY fulladd IS PORT(Cin, X, Y： IN STD_LOGIC; s, Cout： OUT STD_LOGIC) ； END fulladd； /全加器實體（定義、輸入、輸出口）全加器實體（定義、輸入、輸出口）/ ARCHITECTURE LogicFunc OF fulladd ISBEGI

30、N sx XOR y XOR Cin； Cout（x AND y）OR（Cin AND x）OR（Cin AND y）；）；END LogicFunc； /全加器結(jié)構(gòu)體：全加器執(zhí)行過程描述全加器結(jié)構(gòu)體：全加器執(zhí)行過程描述/80例2.4位全加器的VHDL描述方程 LIBRARY IEEE;LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL;USE IEEE. STD_LOGIC_1164.ALL; ENTITY adder4 ISENTITY adder4 IS PORT (Cin PORT (Cin ： IN STD_LOGIC;IN STD_LOGIC; x

31、3,x2,x1,x0 x3,x2,x1,x0 ： IN STD_LOGIC;IN STD_LOGIC; y3,y2,y1,y0 y3,y2,y1,y0 ： IN STD_LOGIC;IN STD_LOGIC; s3,s2,s1,s0 s3,s2,s1,s0 ： OUT STD_LOGIC;OUT STD_LOGIC; Cout Cout ： OUT STD_LOGIC ) OUT STD_LOGIC ) ； END adder4END adder4；81 ARCHITECTURE Structure OF adder4 IS SIGNAL c1,c2,c3 ： STD_LOGIC； COMPO

32、NENT fulladd PORT（C in, x, y ： IN STD_LOGIC； s, C out ：OUT STD_LOGIC)； BEGIN Stage0： fulladd PORT MAP (Cin, x0, y0, s0, c1) ； Stage1： fulladd PORT MAP (c1, x1, y1, s1, c2) ； Stage2： fulladd PORT MAP (c2, x1, y2, s2, c3) ； Stage3： fulladd PORT MAP ( Cinc3, CoutCout, xx3，yy3，ss3 ) ； END Structure；82Se

33、c.3.7.3 VHDL多路選擇器設計多路選擇器設計并行語句并行語句A并行語句并行語句B并行語句并行語句C 結(jié)結(jié) 構(gòu)構(gòu) 體體結(jié)構(gòu)體結(jié)構(gòu)體83結(jié)構(gòu)體書寫的一般形式如下結(jié)構(gòu)體書寫的一般形式如下： ARCHITECTURE 結(jié)構(gòu)體名結(jié)構(gòu)體名 OF 實體名實體名 IS -說明語句說明語句 BEGIN 并行語句并行語句A 并行語句并行語句B ： ： END ARCHITECTURE 結(jié)構(gòu)體名結(jié)構(gòu)體名84VHDL語言中能進行并行處理的語句有：語言中能進行并行處理的語句有： Process 進程語句進程語句 Concurrent Signal Assignment 并行信號代入語句并行信號代入語句 Cond

34、ition Signal Assignment 條件信號代入語句條件信號代入語句 Select Signal Assignment 選擇信號代入語句選擇信號代入語句 Concurrent Procedure Call 并發(fā)過程調(diào)用語句并發(fā)過程調(diào)用語句 Block 塊語句塊語句 ASSERT 并行斷言語句并行斷言語句 GENERATE 生成語句生成語句 元件例化語句元件例化語句85并行信號賦值語句有兩種形式：并行信號賦值語句有兩種形式： 條件型和選擇型。條件型和選擇型。 條件型信號賦值語句的書寫格式如下：條件型信號賦值語句的書寫格式如下： 目標信號目標信號 表達式表達式1 WHEN 條件條件1

35、ELSE 表達式表達式2 WHEN 條件條件2 ELSE 表達式表達式3 WHEN 條件條件3 ELSE ： ： 表達式表達式n WHEN 條件條件n ELSE 表達式表達式n +1；86選擇型信號賦值語句的書寫格式選擇型信號賦值語句的書寫格式 With 表達式表達式 select 目標信號表達式目標信號表達式1 when 條件條件1 表達式表達式2 when 條件條件2 表達式表達式3 when 條件條件3 ： ： 表達式表達式n when 條件條件n87四選一多路選擇器設計 LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY mux 4 t

36、o1 IS PORT(w0,w1,w2,w3: IN STD_LOGIC; s ：IN STD_LOGIC_VECTOR(1 DOWNTO 0); f ：OUT STD_LOGIC) ； END mux4to1；88ARCHITECTURE Behavier OF mux4to1 ISBEGINWITH s SELECT f= w0 WHEN “00”, w1 WHEN “01”, w2 WHEN “10”, w3 WHEN OTHERS；END Behavior；LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;PACKAGE mux4to1_package

37、IS COMPONENT mux4to1 PORT(w0,w1,w2,w3：IN STD_LOGIC； s ：IN STD_LOGIC_VECTOR(1 DOWNTO 0); f ：OUT STD_LOGIC) ； END COMPONENT ；END mux4to1_package；89Sec.3.7.4 VHDL設計譯碼器方法設計譯碼器方法 用用VHDL方法設計譯碼器電路方法很多，主方法設計譯碼器電路方法很多，主要有：要有： .從譯碼器邏輯電路結(jié)構(gòu)設計方法從譯碼器邏輯電路結(jié)構(gòu)設計方法 2. 用數(shù)據(jù)流格式設計方法用數(shù)據(jù)流格式設計方法 3. 實體說明不變實體說明不變, 支持結(jié)構(gòu)體的有源電平處理支持結(jié)構(gòu)體的有源電平處理方法方法 4. 分層定義設計方法分層定義設計方法 5. 數(shù)據(jù)流定義的設計方法數(shù)據(jù)流定義的設計方法 6. 行為結(jié)構(gòu)的設計方法行為結(jié)構(gòu)的設計方法901.從譯碼器邏輯電路結(jié)構(gòu)設計 例1. 設計一個2輸入- 4線譯碼器。 library IEEE; use IEEE.std_logi