第4章存儲器 (1)

1、第4次課第4章4.1.1 存儲器的分類 （留到后面相應地方再講）不同角度觀察，有不同的分類。P70圖4.1是在計算機中的作用分類。4.1.2 存儲器的層次 （留到后面相應地方再講）存儲器的3個指標：速度、容量、位價。緩存主存層次：解決CPU-主存速度不匹配問題。主存輔存層次：解決存儲系統(tǒng)容量問題。現(xiàn)代計算機都具有緩存、主存、輔存3級存儲系統(tǒng)。邏輯（虛擬）地址概念 P72物理（實際）地址概念 P72虛實地址轉(zhuǎn)換：由硬件和操作系統(tǒng)完成，對應用程序員透明。4.2.1 概述上圖：現(xiàn)在MAR、MDR做在CPU內(nèi)了。譯碼器的輸出端只一根有效。點畫線內(nèi)是主存的概念。上圖是：主存與CPU聯(lián)系的概念。存取時間：

2、從收到地址起，到數(shù)據(jù)讀出或?qū)懭胫沟臅r間。存取周期：本次訪存開始，到連續(xù)下次訪存開始的時間。=存取時間+存取器恢復時間。存儲容量=存儲單元個數(shù) * （存儲單元字長 / 8） /8是將位單位變成字節(jié)單位存儲器帶寬：存儲器交換數(shù)據(jù)的速度。單位時間內(nèi)存儲器能存取的信息量。片選信號決定芯片能否工作。有效能工作，無效不能工作。一般規(guī)定0：有效。地址譯碼器輸出端只有一根有效。該圖是單地址譯碼芯片。如果單元增多，則地址譯碼器輸出端線數(shù)相對增加很多。地址譯碼器輸出端只有一根有效。該圖是雙地址譯碼芯片。如果單元增多，地址譯碼器輸出端的線數(shù)和相對增加少。上圖是雙地址譯碼的位元。T1T4構成靜態(tài)觸發(fā)器。內(nèi)部結(jié)構省略，

3、只描述了存儲位元的外圍電路。讀操作,用PPS112講寫操作,用PPS113講Intel 2114 芯片矩陣結(jié)構示意圖如下：只有有效行列交叉點的存儲元才被打通。Intel 2114 芯片一次打通4個存儲元。Intel 2114 芯片讀操作,用PPS115講Intel 2114 芯片寫操作,用PPS124講前面的雙譯碼圖只有一組。本圖4組，每組16列Pps133講Pps134講使用教材P81上的筆錄，和Pps135 講開關。b低（0）a、c斷； b高（1）a、c通負載電阻ac 。a、c通，但制造工藝，使它有一定的電阻。動態(tài)RAM的刷新(不講計算，只講概念)刷新：增強存儲元原來的信息。為了提高刷新效

4、率，都是一次刷一行存儲元。1、 集中刷新：在規(guī)定的刷新周期內(nèi)，以行為單位，對全部的存儲單元刷新一次。 要求：必須在存儲元數(shù)據(jù)剛要忘記之前刷新一次。有死區(qū)。2、分散刷新： 訪問一次存儲器，緊接著刷一行。無死區(qū)。存儲單元不多，可能刷新過頻繁。3、異步刷新：讀寫一段時間，刷新一部分，再讀寫一段時間，再刷新一部分.。 有短死區(qū)。學習指導：不要求刷新的相關的計算。今后工作用不上計算。硬件系統(tǒng)設計者才需要計算。第4課作業(yè)補1、存儲器的3個指標是什么？補2、存儲器的緩存主存層次，主要解決什么問題？存儲器的主存輔存層次，主要解決什么問題？補3、什么是邏輯（虛擬）地址？什么是物理（實際）地址？ P72補4、虛實

5、地址轉(zhuǎn)換由什么完成，對什么程序員是透明？4.5題 補5、半導體存儲芯片，有哪幾類引出腳？補6、半導體存儲芯片內(nèi)部，采用雙譯碼器比采用單譯碼器的主要好處是什么？補7、不做在作業(yè)本上，自覺看懂p76圖4.9,、圖4.10，p77圖4.11、p78圖4.13、p79圖4.14的工作原理。4.8題 4.9題第5次課4.2.4 只讀存儲器 ROMROM基本器件有兩種：MOS型（金屬氧化物半導體管）、TTL型（三極管邏輯半導體管）。 P88圖4.27：每列最上的、連Vcc的是負載電阻管。行列交叉處的管子是開關管。只有一行被選中（為1）。沒選中的行，行線上為0，行列交叉處的管子呈高阻（無效）。只有選中的行，

6、選中的列，行列交叉處的管子對輸出有影響。有管子，使“放大器”的輸入線為0，“放大器”反相后為，使輸出為：1。無管子，使“放大器”的輸入線為1，“放大器”反相后為，使輸出為：0。掩膜ROM ( MROM ) 程序由廠家寫入，以后不可改變。圖4.29 PROM,由用戶寫入，寫入后只能將1改為0，不能將0改為1。（TTL型）SiO2是結(jié)緣體。P90圖4.30有錯，S、D要各連N。4、EEPROM電可搽除。搽除的環(huán)境和工作的環(huán)境不同。5、Flash Memory閃速存儲器 （U盤），搽除的環(huán)境和工作的環(huán)境相同。4.2.5 存儲器與CPU的連接芯片地址線并接在地址總線上。芯片控制線并接在對應的控制總線上

7、。芯片數(shù)據(jù)線分別接在數(shù)據(jù)總線的不同的數(shù)據(jù)線上。芯片地址線并接在地址總線的低位部分線上。地址總線的的高位部分線作為芯片外部地址譯碼器（黃虛線部分）的輸入線。芯片外部地址譯碼器的輸出線接芯片的片選腳。芯片控制線并接在對應的控制總線上。芯片數(shù)據(jù)線并接在數(shù)據(jù)總線的同名數(shù)據(jù)線上。芯片地址線并接在地址總線的低位部分線上。地址總線的的高位部分線作為芯片外部地址譯碼器的輸入線。芯片外部地址譯碼器的輸出線分別接被合并的多個芯片的片選腳。芯片控制線并接在對應的控制總線上。被合并的多個芯片的數(shù)據(jù)線分別接在數(shù)據(jù)總線的不同的數(shù)據(jù)線上。被合并的多個芯片成為一個芯片組，各芯片組的數(shù)據(jù)線接法一樣。P94，例4.1（不講，對部

8、分學生講有一定的難度）設CPU16根地址線、8根數(shù)據(jù)線，并用MREQ作為訪存控制信號，WR是讀寫控制信號（高電平為讀，低電平為寫）。現(xiàn)有芯片1K×4位RAM、4K×8位RAM、8K×8位RAM、1K×4位RAM、2K×8位ROM、4K×8位ROM、8K×8位ROM，及74138譯碼器和各門電路。如P94圖4.36 或門 與非門 非門 C、B、A為變量輸入端 Y0 .Y7為變量輸出端 G1=1,G2A=0,G2B=0,74138才工作畫出CPU與存儲器的連接圖。要求如下： 主存空間分配：6000H67FFH為系統(tǒng)程序區(qū)；680

9、0H6BFFH為用戶程序區(qū) 合理選用上述存儲芯片，說明各選幾片 詳細畫出存儲芯片的片選邏輯圖第5課作業(yè)4.1題 有解答補8：一個容量為16K×32位的存儲器，其地址線和數(shù)據(jù)線的總和是多少？當選2K×8位的存儲芯片時，需要多少片芯片？4.14題 有解答第6次課4.2.6 存儲器的校驗 使用“海明校驗碼.doc”進行說明。講海明碼的生成步驟，講校驗步驟。4.2.7 提高訪存速度措施 多體存儲模塊具有相同的容量和存取速度。存儲模塊各自有獨立的MAR、MDR、地址譯碼器、驅(qū)動電路和讀寫電路。可并行操作。4.1.2 存儲器的層次 緩存主存層次：解決CPU-主存速度不匹配問題。主存輔存

10、層次：解決存儲系統(tǒng)容量問題?，F(xiàn)代計算機都具有緩存、主存、輔存3級存儲系統(tǒng)。邏輯（虛擬）地址：程序中的地址。 P72物理（實際）地址：主存的實際地址 P72虛實地址轉(zhuǎn)換：由硬件和操作系統(tǒng)完成，對應用程序員透明。第6課作業(yè)：補9：填下表，對海明校驗和奇偶校驗的比較校驗位位數(shù)校驗位放置位置自動糾錯和發(fā)現(xiàn)錯能力海明校驗奇偶校驗補10：選擇題：使用海明校驗的存儲器，已知被訪單元保存的數(shù)據(jù)有1位出錯。當我們讀這個單元時，會有結(jié)果（ ）。A. 這個單元保存的數(shù)據(jù)會恢復成正確的B. 從這個單元讀出數(shù)據(jù)有1位是錯的。C. 這個單元保存的數(shù)據(jù)會恢復成正確的，讀出數(shù)據(jù)也是正確的。D. 這個單元保存的數(shù)據(jù)仍有1位錯，

11、但讀出的數(shù)據(jù)是正確的補11、提高訪存速度有哪三大措施？補2、存儲器的緩存主存層次，主要解決什么問題？存儲器的主存輔存層次，主要解決什么問題？ (教材P71，還有答案)第7次課4.3 高速緩沖存儲器Cache的讀操作流程命中率H =（訪Cache次數(shù)）/（訪存儲系統(tǒng)次數(shù)） =（訪Cache次數(shù)）/（訪Cache次數(shù)+訪主存次數(shù)）平均訪問時間Ta=（訪存儲系統(tǒng) 時間）/（訪存儲系統(tǒng)次數(shù)） =（訪Cache時間+訪主存時間）/（訪Cache次數(shù)+訪主存次數(shù)）=（訪Cache次數(shù)*Cache存取周期 + 訪主存次數(shù)*主存存取周期）/（訪Cache次數(shù) + 訪主存次數(shù)）訪問效率e = （Cache存取周

12、期）/（平均訪問時間Ta）P111 例 4.7 命中Cache2000次，訪主存50次，cache存取周期50ns，主存存取周期200ns，求Cache命中率H，平均訪問時間Ta，訪問效率e解：Cache命中率H=（訪Cache次數(shù)）/（訪Cache次數(shù)+訪主存次數(shù)） =2000 / ( 2000 + 50 ) 0.9756 =97.56%平均訪問時間Ta=（訪Cache次數(shù)*Cache存取周期 + 訪主存次數(shù)*主存存取周期）/（訪Cache次數(shù) + 訪主存次數(shù)） =（2000*50+50*200）/（2000 + 50） =(2000+200) / ( 40 + 1) =2020 / 41

13、53.66 ns訪問效率e =（Cache存取周期）/（平均訪問時間Ta） = 50 / 53.66 0.9318 = 93.18%P113 地址映射變換機構功能：將主存地址變換為Cache地址。Cache的寫操作：1、寫直達法：寫Cache同時寫主存。Cache、主存總一致，增加訪主存次數(shù)。降速。2、寫回法：只寫Cache不寫主存，數(shù)據(jù)換出時寫主存。Cache、主存暫時不一致，寫Cache不增加訪主存次數(shù)。不降速。P117 4.3.2 Cache、主存地址映射1、直接映射主存分成Cache一樣大的若干個區(qū)，每個區(qū)按序編號。圖中“主存字塊標記”t位，表示的就是區(qū)號。主存每個區(qū)內(nèi)分成若干個塊，塊

14、在區(qū)內(nèi)按序編號。圖中“Cache字塊地址”c位，表示的就是區(qū)內(nèi)的塊編號。主存每個塊有若干個存儲單元構成，存儲單元在塊內(nèi)按序編號。圖中“字塊內(nèi)地址”b位，表示的就是塊內(nèi)的存儲單元編號。主存地址就表示為：T位C位B位區(qū)號區(qū)內(nèi)塊號塊內(nèi)存儲單元號01011010011Cache存儲體的每一個塊，都對應有一個t位的標記（記錄這個塊屬于主存哪個區(qū)），這些標記形成一個表。標記在表內(nèi)的行號與塊號相同。查主存地址在不在Cache內(nèi)的訪Cache過程：由C位區(qū)內(nèi)塊號，找到標記表的行，讀出該表行中的區(qū)號，與主存地址的區(qū)號比較，等，則命中，直接訪Cache；不等，則不命中，就訪主存，并將單元所在的塊調(diào)入Cache。優(yōu)

15、點：判命中簡單。缺點：Cache空間不能充分利用；塊沖突率高，替換頻繁，命中率低。2、全相連映射主存中的任意塊可裝到Cache任意塊主存塊裝入Cache某塊，就將主存塊號裝入Cache這塊對應的標記表的行中。每次訪主存，都要遍查標記表的行值，有否與主存塊號相等的，遇到有，則命中；全部無，則沒命中。命中就訪Cache。不命中，就訪主存，并將單元所在的塊調(diào)入Cache。優(yōu)點：Cache空間能充分利用；塊沖突率低，替換較少，命中率高。缺點：判命中比較次數(shù)多，較慢。 3、 組相連映射組間直接映射：主存各區(qū)的i組的塊，只能裝到Cache的i組的某塊中。組內(nèi)全相連映射：主存各區(qū)的i組的塊，可裝到Cache

16、的i組的任意塊中。主存地址：由區(qū)號、區(qū)內(nèi)組號、組內(nèi)塊號、塊內(nèi)存儲單元號組成主存塊裝入Cache某塊，主存區(qū)內(nèi)組號必須等于Cache組號，被裝Cache塊對應標記表的行里，要填入主存的區(qū)號，主存組內(nèi)塊號。讀主存單元：由主存的區(qū)內(nèi)的組號找到Cache組。再遍查這個組標記表的行值，有否與主存區(qū)號、主存組內(nèi)塊號相等的，遇到有，則命中；全部無，則沒命中。命中就訪Cache。不命中，就訪主存，并將單元所在的塊調(diào)入Cache。優(yōu)缺點：Cache利用率、命中率、沖突率，尋址速度都適中。P123 4.3.3 替換策略1、 先進先出2、 近期最少使用3、 隨機第7課作業(yè)：補3、什么是邏輯（虛擬）地址？什么是物理（實際）地址？ P72補4、虛實地址轉(zhuǎn)換由什么完成，對什么程序員是透明？P152 4.29題 （有答案）P152 4.30題 （有答案）第8課硬盤、光盤原理簡介Dt：半徑方向上單位長度內(nèi)的磁道數(shù)。道密度太大，道間距就太小，道間有磁干擾。Db：道弧方向