數(shù)電總結(jié)以及要點(diǎn)

1、1 邏輯代數(shù)基礎(chǔ)一、 數(shù)制和碼制1二進(jìn)制和十進(jìn)制、十六進(jìn)制的相互轉(zhuǎn)換2補(bǔ)碼的表示和計(jì)算38421碼表示二、 邏輯代數(shù)的運(yùn)算規(guī)則1邏輯代數(shù)的三種基本運(yùn)算：與、或、非2邏輯代數(shù)的基本公式和常用公式邏輯代數(shù)的基本公式（P10）邏輯代數(shù)常用公式： 吸收律： 消去律： 多余項(xiàng)定律： 反演定律： 三、 邏輯函數(shù)的三種表示方法及其互相轉(zhuǎn)換 邏輯函數(shù)的三種表示方法為：真值表、函數(shù)式、邏輯圖會(huì)從這三種中任一種推出其它二種，詳見例1-6、例1-7邏輯函數(shù)的最小項(xiàng)表示法四、 邏輯函數(shù)的化簡： 1、 利用公式法對(duì)邏輯函數(shù)進(jìn)行化簡2、 利用卡諾圖隊(duì)邏輯函數(shù)化簡3、 具有約束條件的邏輯函數(shù)化簡例1.1 利用公式法化簡 解

2、： 例1.2 利用卡諾圖化簡邏輯函數(shù) 約束條件為解：函數(shù)Y的卡諾圖如下： 第2章 集成門電路一、 三極管如開、關(guān)狀態(tài)1、飽和、截止條件：截止： 飽和：2、反相器飽和、截止判斷二、基本門電路及其邏輯符號(hào) 與門、或非門、非門、與非門、OC門、三態(tài)門、異或、傳輸門（詳見附表：電氣圖用圖形符號(hào) P321 ）二、 門電路的外特性1、電阻特性：對(duì)TTL門電路而言，輸入端接電阻時(shí)，由于輸入電流流過該電阻，會(huì)在電阻上產(chǎn)生壓降，當(dāng)電阻大于開門電阻時(shí)，相當(dāng)于邏輯高電平。詳見習(xí)題【2-7】、【2-11】2、輸入短路電流IIS 輸入端接地時(shí)的輸入電流叫做輸入短路電流IIS。3、輸入高電平漏電流IIH 輸入端接高電平時(shí)

3、輸入電流4、輸出高電平負(fù)載電流IOH5、輸出低電平負(fù)載電流IOL6、扇出系數(shù)NO 一個(gè)門電路驅(qū)動(dòng)同類門的最大數(shù)目。 非門的扇出系數(shù)：M1=IOL/IIL ，M2=IOH/IIH ，N=MIN（M1 ，M2）。第3章 組合邏輯電路一、 組合邏輯電路：任意時(shí)刻的輸出僅僅取決于該時(shí)刻的輸入，與電路原來的狀態(tài)無關(guān)二、 組合邏輯電路的分析方法 三、 若干常用組合邏輯電路譯碼器（74LS138、74LS139）數(shù)據(jù)選擇器（掌握表達(dá)式）全加器（真值表分析）四、 組合邏輯電路設(shè)計(jì)方法 1、 用門電路設(shè)計(jì)2、 用譯碼器、數(shù)據(jù)選擇器實(shí)現(xiàn)五、 集成器件的接聯(lián)P95圖3-28 以及 P102圖3-40 例3.1 試設(shè)

4、計(jì)一個(gè)三位多數(shù)表決電路1、 用與非門實(shí)現(xiàn)2、 用譯碼器74LS138實(shí)現(xiàn)3、 用雙4選1數(shù)據(jù)選擇器74LS153解：1. 邏輯定義設(shè)A、B、C為三個(gè)輸入變量，Y為輸出變量。邏輯1表示同意，邏輯0表示不同意，輸出變量Y=1表示事件成立，邏輯0表示事件不成立。2. 根據(jù)題意列出真值表如表3.1所示 表3.13. 經(jīng)化簡函數(shù)Y的最簡與或式為：4. 用門電路與非門實(shí)現(xiàn) 函數(shù)Y的與非與非表達(dá)式為： 邏輯圖如下： 5. 用38譯碼器74LS138實(shí)現(xiàn)由于74LS138為低電平譯碼，故有由真值表得出Y的最小項(xiàng)表示法為： 用74LS138實(shí)現(xiàn)的邏輯圖如下：6. 用雙4選1的數(shù)據(jù)選擇器74LS153實(shí)現(xiàn) 74L

5、S153內(nèi)含二片雙4選1數(shù)據(jù)選擇器，由于該函數(shù)Y是三變量函數(shù)，故只需用一個(gè)4選1即可，如果是4變量函數(shù)，則需將二個(gè)4選1級(jí)連后才能實(shí)現(xiàn) 74LS153輸出的邏輯函數(shù)表達(dá)式為： 三變量多數(shù)表決電路Y輸出函數(shù)為： 令 則 邏輯圖如下：第4章 集成觸發(fā)器一、 觸發(fā)器：能儲(chǔ)存一位二進(jìn)制信號(hào)的單元二、 各類觸發(fā)器特性方程 RS： JK： D： T： T'： 三、 各類觸發(fā)器動(dòng)作特點(diǎn)及波形圖畫法 基本RS觸發(fā)器：、每一變化對(duì)輸出均產(chǎn)生影響同步RS觸發(fā)器：在CP高電平期間R、S變化對(duì)輸出有影響主從RS觸發(fā)器：在CP=1期間，主觸發(fā)器狀態(tài)隨R、S變化CP下降沿，從觸發(fā)器按主觸發(fā)器狀態(tài)翻轉(zhuǎn) 主從JK觸發(fā)

6、器：動(dòng)作特點(diǎn)和主從型RS類似。在CP=1期間，JK狀態(tài)應(yīng)保持不變，否則會(huì)產(chǎn)生一次變化。 T'觸發(fā)器：Q是CP的二分頻 邊沿觸發(fā)器：觸發(fā)器的次態(tài)僅取決于CP（上升沿/下降沿）到達(dá)時(shí)輸入信號(hào)狀態(tài)。四、 觸發(fā)器轉(zhuǎn)換D觸發(fā)器和JK觸發(fā)器轉(zhuǎn)換成T和T觸發(fā)器第5章 時(shí)序邏輯電路一、時(shí)序邏輯電路的組成特點(diǎn)：任一時(shí)刻的輸出信號(hào)不僅取決于該時(shí)刻的輸入信號(hào)，還和電路原狀態(tài)有關(guān)。時(shí)序邏輯電路由組合邏輯電路和存儲(chǔ)電路組成。二、同步時(shí)序邏輯電路的分析方法 邏輯圖 寫出驅(qū)動(dòng)方法 寫出特性方程 寫出輸出方程 畫出狀態(tài)轉(zhuǎn)換圖 （詳見例5-1）。三、 典型時(shí)序邏輯電路1. 移位寄存器及移位寄存器型計(jì)數(shù)器。2. 集成計(jì)數(shù)

7、器 4位同步二進(jìn)制計(jì)數(shù)器74LS161：異步清0（低電平），同步置數(shù)，CP上升沿計(jì)數(shù)，功能表見表5-10；4位同步二進(jìn)制計(jì)數(shù)器74LS163：同步清0（低電平），同步置數(shù)，CP上升沿計(jì)數(shù)，功能表見表5-11； 4位同步十進(jìn)制計(jì)數(shù)器74LS160：同74LS161，功能見表5-14； 同步十六進(jìn)制加/減計(jì)數(shù)器74LS191：無清0端，只有異步預(yù)置端，功能見表5-12 ； 雙時(shí)鐘同步十六進(jìn)制加減計(jì)數(shù)器74LS193：有二個(gè)時(shí)鐘CPU，CPD，異步置0（H），異步預(yù)置（L），功能見表5-13。四、 時(shí)序邏輯電路的設(shè)計(jì)1. 用觸發(fā)器組成同步計(jì)數(shù)器的設(shè)計(jì)方法及設(shè)計(jì)步驟（例5-3）邏輯抽象 狀態(tài)轉(zhuǎn)換圖 畫

8、出次態(tài) 以及各輸出的卡諾圖 利用卡諾圖求狀態(tài)方程和驅(qū)動(dòng)方程、輸出方程 檢查自啟動(dòng)（如不能自啟動(dòng)則應(yīng)修改邏輯） 畫邏輯圖2. 用集成計(jì)數(shù)器組成任意進(jìn)制計(jì)數(shù)器的方法 置0法：如果集成計(jì)數(shù)器有清零端，則可控制清零端來改變計(jì)數(shù)長度。如果是異步清零端，則N進(jìn)制計(jì)數(shù)器可用第N個(gè)狀態(tài)譯碼產(chǎn)生控制信號(hào)控制清零端，產(chǎn)生控制信號(hào)時(shí)應(yīng)注意清零端時(shí)高電平還是低電平。 置數(shù)法：控制預(yù)置端來改變計(jì)數(shù)長度。 如果異步預(yù)置，則用第N個(gè)狀態(tài)譯碼產(chǎn)生控制信號(hào)。 如果同步預(yù)置，則用第N-1個(gè)狀態(tài)譯碼產(chǎn)生控制信號(hào)，也應(yīng)注意預(yù)置端是高電平還是低電平。兩片間進(jìn)位信號(hào)產(chǎn)生：有串行進(jìn)位和并行進(jìn)位二種方法。詳見P182圖5-57第6章 可編程

9、邏輯器件一、半導(dǎo)體存儲(chǔ)器的分類及功能從功能上分為隨機(jī)存取存儲(chǔ)器RAM和只讀存儲(chǔ)器ROM。RAM特點(diǎn)：正常工作時(shí)可讀可寫，掉電時(shí)數(shù)據(jù)丟失。ROM特點(diǎn)：正常工作時(shí)可讀不可寫，掉電時(shí)數(shù)據(jù)保留。 二、半導(dǎo)體存儲(chǔ)器結(jié)構(gòu)1.ROM、RAM結(jié)構(gòu)框圖以及兩者差異2.二極管ROM點(diǎn)陣圖三、存儲(chǔ)器容量擴(kuò)展 位擴(kuò)展：增加數(shù)據(jù)位數(shù)；字?jǐn)U展：增加存儲(chǔ)單元；字位全擴(kuò)展。第8章 脈沖的產(chǎn)生和整形電路重點(diǎn)：555電路及其應(yīng)用 一、 用555電路組成施密特觸發(fā)器1. 電路如圖6.1所示 2. 回差計(jì)算 回差 3. 對(duì)應(yīng)輸入波形、輸出波形如圖6.2所示二、 用555電路組成單穩(wěn)態(tài)電路1. 電路如圖6.3所示 穩(wěn)態(tài)時(shí) 2. 脈寬參

10、數(shù)計(jì)算3. 波形如圖6.4所示三、 用555組成多諧振蕩器1. 電路組成如圖6.5所示 2. 電路參數(shù)：充電：；放電：周期第9章 數(shù)/模 和 模/數(shù) 轉(zhuǎn)換電路一、 D/A 轉(zhuǎn)換器D/A 轉(zhuǎn)換器的一般形式為： ，為比例系數(shù)，為輸入的二進(jìn)制數(shù)，D/A 轉(zhuǎn)換器的電路結(jié)構(gòu)主要看有權(quán)電阻、T型電阻網(wǎng)絡(luò)D/A 轉(zhuǎn)換器等。T型電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器輸出電壓和輸入二進(jìn)制數(shù)之間關(guān)系的推導(dǎo)過程。二、 A/D 轉(zhuǎn)換器1. A/D 轉(zhuǎn)換器基本原理 取樣定理：為保證取樣后的信號(hào)不失真恢復(fù)變量信號(hào)，設(shè)采樣頻率為，則A/D 轉(zhuǎn)換器過程：采樣、保持、量化、編碼2. 典型A/D 轉(zhuǎn)換器的工作原理逐次逼近型A/D 轉(zhuǎn)換器原理雙積分

11、型A/D 轉(zhuǎn)換器的原理數(shù)電部分概念總結(jié)第一章1.數(shù)制的表示方法以及相互之間的轉(zhuǎn)換：十進(jìn)制數(shù)、二進(jìn)制數(shù)、八進(jìn)制數(shù)和十六進(jìn)制數(shù)2碼制（1）n位有符號(hào)二進(jìn)制數(shù)的編碼正數(shù)編碼的符號(hào)位為0、負(fù)數(shù)編碼的符號(hào)位為1。 正數(shù)的原碼、反碼、補(bǔ)碼相同。負(fù)數(shù)原碼的數(shù)值位等于二進(jìn)制真值的絕對(duì)值。負(fù)數(shù)反碼的數(shù)值位為二進(jìn)制真值的絕對(duì)值各位取反；負(fù)數(shù)補(bǔ)碼的數(shù)值位為二進(jìn)制真值的絕對(duì)值各位取反后加1。（2）二十進(jìn)制編碼BCD碼是用四位二進(jìn)制碼對(duì)十進(jìn)制數(shù)符編碼，分為8421BCD、5421BCD、2421BCD等有權(quán)碼和余三BCD、格雷BCD等無權(quán)碼。有權(quán)BCD碼的碼符權(quán)值疊加后等于其代表的十進(jìn)制數(shù)符值，無權(quán)BCD碼的碼符沒有權(quán)

12、值意義。十進(jìn)制數(shù)用BCD碼表示時(shí)，各碼組的位權(quán)仍為10的n次冪，例如，個(gè)位組碼的位權(quán)為100、十位組碼的位權(quán)為1 01、百位組碼的位權(quán)為102、。（3）可靠性代碼具有易于交錯(cuò)的編碼規(guī)則格雷碼相鄰碼組只有一位碼符不同，奇偶校驗(yàn)碼的校驗(yàn)位反映了信息位中1符個(gè)數(shù)的奇偶性（校驗(yàn)位與信息位中1符的總個(gè)數(shù)為奇或偶）。 第二章1 邏輯函數(shù)的基本概念和表示方法（真值表、邏輯式、邏輯圖、波形圖）。2 邏輯代數(shù)的基本定律（德摩根定律）和常用公式。3 邏輯代數(shù)的對(duì)偶規(guī)則、反演規(guī)則、代入規(guī)則。4 邏輯函數(shù)的最小項(xiàng)（包含函數(shù)所有變量的與項(xiàng)）和最大項(xiàng)（包含函數(shù)所有變量的或項(xiàng)）及其對(duì)應(yīng)的編號(hào)mi和Mi。5 邏輯函數(shù)的兩種標(biāo)

13、準(zhǔn)形式是標(biāo)準(zhǔn)與或表達(dá)式和標(biāo)準(zhǔn)或與表達(dá)式。（1） 最小項(xiàng)表達(dá)式標(biāo)準(zhǔn)與或式及最小項(xiàng)和式（用編號(hào)表示）。（2） 最大項(xiàng)表達(dá)式標(biāo)準(zhǔn)或與式及最大項(xiàng)積式（用編號(hào)表示）（3）函數(shù)最小項(xiàng)和式的編號(hào)與其最大項(xiàng)積式的編號(hào)互補(bǔ)；相同編號(hào)的最小項(xiàng)和式與最大項(xiàng)積式互為反函數(shù)。6一般與或表達(dá)式可以通過對(duì)與項(xiàng)乘互補(bǔ)缺失變量之和構(gòu)成最小項(xiàng)表達(dá)式。7邏輯函數(shù)的最簡與或表達(dá)式是與項(xiàng)最少、與項(xiàng)中變量最少的函數(shù)式；最簡或與表達(dá)式是或項(xiàng)最少、或項(xiàng)中變量最少的函數(shù)式。8邏輯函數(shù)的化簡（1）公式法化簡。（2）卡諾圖法化簡。（3）具有無關(guān)項(xiàng)的邏輯函數(shù)表達(dá)式及其化簡。 與或表達(dá)式及或與表達(dá)式表示的邏輯函數(shù)的無關(guān)項(xiàng)（約束條件）用邏輯等式表示，如

14、SR=0；最小項(xiàng)和式及最大項(xiàng)積式表示的邏輯函數(shù)中的無關(guān)項(xiàng)用di表示。第三章1TTL邏輯門電路的輸入級(jí)和輸出級(jí)都采用三極管。TTL電路的速度高，輸出級(jí)采用推挽形式，帶負(fù)載能力強(qiáng)。2.CMOS邏輯門是用成對(duì)溝道互補(bǔ)（N、P）、開啟電壓絕對(duì)值相同的MOS管組成邏輯門電路。CMOS電路的工作電源范圍寬，靜態(tài)功耗極小、輸出擺幅大，抗干擾能力強(qiáng)。3OC（集電極開路）或OD（漏極開路）邏輯門的輸出為低電平或高阻狀態(tài)。OC(OD)邏輯門可以互相連接并接上拉電阻后實(shí)現(xiàn)“線與”功能（并接后的輸出函數(shù)等于各OC（OD）邏輯門的輸出函數(shù)相與）。4三態(tài)（TSL）邏輯門具有輸出使能控制，使電路的輸出有高電平、低電平、高阻

15、三種狀態(tài)。5當(dāng)三態(tài)門的使能無效時(shí)，輸出為高阻狀態(tài)；當(dāng)三態(tài)門的使能有效時(shí)，輸出與輸入滿足邏輯門的運(yùn)算功能。當(dāng)三態(tài)門輸出并接時(shí)，任意時(shí)刻只能有一個(gè)三態(tài)門的使能有效。6傳輸門是控制模擬信號(hào)的開關(guān)器件，從多路模擬信號(hào)中選擇一路信號(hào)必須采用傳輸門；而從多路數(shù)字信號(hào)中選擇一路信號(hào)可以采用數(shù)據(jù)選擇器、三態(tài)門或傳輸門。7TTL的主要參數(shù)。開門電壓UON(輸入高電平的最小值UiHmin)的典型值為2V，關(guān)門電壓UOFF(輸入低電平的最大值UiLmax)的典型值為0.8V。輸入端實(shí)現(xiàn)高電平的最小接地電阻RON的典型值為2k，實(shí)現(xiàn)低電平的最大接地電阻ROFF的典型值為700. 第四章1 組合邏輯電路的輸出只受當(dāng)前的

16、輸入信號(hào)控制，與電路原來的狀態(tài)無關(guān)，電路中沒有反饋通路，不含記憶元件。典型組合邏輯功能電路有編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)字比較器、并行多位.加法器、只讀存儲(chǔ)器等。2 8線-3線優(yōu)先編碼器（74LS148）輸入8個(gè)低電平有效的信號(hào)，輸出優(yōu)先級(jí)別最高的有效輸入信號(hào)的3位二進(jìn)制反碼。33線-8線譯碼器74LS138輸入3位二進(jìn)制碼，輸出8個(gè)表示不同輸入碼組的低電平有效的信號(hào)。當(dāng)使能有效時(shí)，3線-8線譯碼器的輸出是輸入碼變量全部最小項(xiàng)的反函數(shù)。采用邏輯門綜合74LS138的輸出可以實(shí)現(xiàn)3變量的組合邏輯函數(shù)。4七段顯示譯碼器輸入4位二進(jìn)制代碼，輸出7個(gè)控制數(shù)碼顯示管段極的信號(hào)。正常顯示時(shí)，共陰顯示管的

17、公共極接低電位，段極信號(hào)高電平有效；共陽顯示管的公共極接高電位，段極信號(hào)低電平有效。5數(shù)據(jù)選擇器的邏輯功能是根據(jù)n位選擇碼的狀態(tài)從2n個(gè)數(shù)據(jù)輸入中選擇一個(gè)到輸出。如4選1數(shù)據(jù)選擇器74LS153、8選1數(shù)據(jù)選擇器74LS151。6當(dāng)多位數(shù)二進(jìn)制數(shù)相加時(shí)，每一位的加運(yùn)算不僅需要考慮本位的兩個(gè)加數(shù)，還要考慮低位的進(jìn)位，稱為“全加”運(yùn)算。全加器實(shí)現(xiàn)的是三個(gè)一位的二進(jìn)制數(shù)加法運(yùn)算，輸出一位二進(jìn)制運(yùn)算和以及向高位的進(jìn)位信號(hào)。7集成四位加法器74283輸入兩組4位的二進(jìn)制數(shù)A（A4A1）和B（B4B1）及最低位的進(jìn)位C0，輸出A加B加C0的和進(jìn)位最高位的進(jìn)位。7數(shù)值比較器7485的功能是對(duì)輸入的兩組4位的

18、二進(jìn)制數(shù)A（A3A0）和B（B3B0）進(jìn)行比較，用三個(gè)高電平有效的開關(guān)量A>B、A<B和A=B表示比較結(jié)果。7485可以通過級(jí)聯(lián)輸入a>b，a<b，a=b擴(kuò)展比較數(shù)據(jù)的位數(shù)，當(dāng)數(shù)組A和B相等時(shí)，每個(gè)輸出等于相應(yīng)的級(jí)聯(lián)輸入。8邏輯函數(shù)式中的互補(bǔ)變量是存在競(jìng)爭條件的變量，該變量變化時(shí)可能產(chǎn)生冒險(xiǎn)現(xiàn)象。消除競(jìng)爭冒險(xiǎn)的方法有加選通信號(hào)、修改邏輯設(shè)計(jì)增加冗余項(xiàng)、加濾波電容。第五章1雙穩(wěn)態(tài)觸發(fā)器是時(shí)序邏輯電路的基本元件。根據(jù)激勵(lì)功能分為 RS、D、JK、T和T觸發(fā)器。觸發(fā)器的觸發(fā)方式分為直接觸發(fā)、電平觸發(fā)和邊沿觸發(fā)。直接觸發(fā)的觸發(fā)器狀態(tài)變化只受激勵(lì)信號(hào)控制；電平觸發(fā)的觸發(fā)器在使能電

19、平有效時(shí)狀態(tài)隨激勵(lì)功能改變；邊沿觸發(fā)的觸發(fā)器在CP脈沖信號(hào)的有效邊沿時(shí)狀態(tài)隨激勵(lì)功能改變。2觸發(fā)器的特性方程描述了觸發(fā)條件滿足時(shí)次態(tài)與激勵(lì)、現(xiàn)態(tài)的邏輯關(guān)系。D觸發(fā)器的特性方程Qn+1=D，JK觸發(fā)器的特性方程，T觸發(fā)器的特性方程。3計(jì)數(shù)型觸發(fā)器的次態(tài)方程計(jì)數(shù)型觸發(fā)器具有二分頻功能，即輸出Q的頻率是CP頻率的一半。4主從JK觸發(fā)器的一次性變化問題是指在時(shí)鐘信號(hào)為高電平期間主觸發(fā)器狀態(tài)只能改變一次。第六章1時(shí)序邏輯電路的輸出不僅與當(dāng)前的輸入有關(guān)，還與其原來的輸出狀態(tài)有關(guān)，具有記憶功能。電路含有記憶元件（雙穩(wěn)態(tài)觸發(fā)器），電路中有反饋路徑。時(shí)序邏輯典型功能電路寄存器、鎖存器、計(jì)數(shù)器、靜態(tài)隨機(jī)存儲(chǔ)器等。

20、2. 時(shí)序邏輯電路根據(jù)電路中觸發(fā)器的時(shí)鐘控制方式分為同步和異步兩種。同步時(shí)序電路中所有觸發(fā)器由同一時(shí)鐘信號(hào)控制，觸發(fā)器的狀態(tài)變化是同時(shí)進(jìn)行的。異步時(shí)序電路中至少有一個(gè)觸發(fā)器的時(shí)鐘信號(hào)源與其他觸發(fā)器不同，各觸發(fā)器的次態(tài)是在其自身的時(shí)鐘控制有效時(shí)才會(huì)產(chǎn)生，電路的狀態(tài)變化不同步。3. 從電路輸出的控制方式分類，時(shí)序邏輯電路可分為米利(Mealy)型時(shí)序電路和莫爾(Moore)型時(shí)序電路。米利型時(shí)序邏輯電路的輸出是觸發(fā)器狀態(tài)和外部輸入控制的組合邏輯函數(shù)；莫爾型時(shí)序邏輯電路的輸出僅受觸發(fā)器狀態(tài)控制，與外部輸入無關(guān)。4. 計(jì)數(shù)器在數(shù)字系統(tǒng)中可以實(shí)現(xiàn)計(jì)數(shù)、狀態(tài)機(jī)、信號(hào)分頻、定時(shí)、延時(shí)等功能，移位寄存器在數(shù)字系統(tǒng)中可以實(shí)現(xiàn)移存型計(jì)數(shù)、狀態(tài)機(jī)、信號(hào)傳輸方式轉(zhuǎn)換等功能。5集成計(jì)數(shù)器可以利用輸出狀態(tài)控制反饋清零或反饋置數(shù)來減少有效狀態(tài)數(shù)。當(dāng)計(jì)數(shù)器的清零或預(yù)置控制為異步方式時(shí)，產(chǎn)生控制信號(hào)的狀