棋類競(jìng)賽計(jì)時(shí)系統(tǒng)設(shè)計(jì)EDA課程設(shè)計(jì)報(bào)告

1、 課 程 設(shè) 計(jì)課程名稱課程名稱 eda 技術(shù)技術(shù) 課題名稱課題名稱 棋類競(jìng)賽計(jì)時(shí)系統(tǒng)設(shè)計(jì)棋類競(jìng)賽計(jì)時(shí)系統(tǒng)設(shè)計(jì) 專專 業(yè)業(yè) 電子科學(xué)與技術(shù)電子科學(xué)與技術(shù) 班班 級(jí)級(jí) 0801 學(xué)學(xué) 號(hào)號(hào) 03 姓姓 名名 蔣知英蔣知英 指導(dǎo)教師指導(dǎo)教師 郭照南郭照南 2011 年年 6 月月 24 日日2湖南工程學(xué)院課程設(shè)計(jì)任務(wù)書課程名稱課程名稱： eda 技術(shù)題題 目目：基于基于 vhdlvhdl 的棋類競(jìng)賽計(jì)時(shí)系統(tǒng)設(shè)計(jì)的棋類競(jìng)賽計(jì)時(shí)系統(tǒng)設(shè)計(jì)專業(yè): 電科 班級(jí)： 0801 班 學(xué)生姓名：蔣知英 學(xué)號(hào)：03指導(dǎo)老師： 郭照南審 批：任務(wù)書下達(dá)日期 2011 年 6 月 13 日星期一設(shè)計(jì)完成日期 2011 年

2、 6 月 24 日星期五3 設(shè)計(jì)內(nèi)容與設(shè)計(jì)要求 一設(shè)計(jì)內(nèi)容：一設(shè)計(jì)內(nèi)容：用 fpga 為核心器件,用 vhdl 為設(shè)計(jì)手段設(shè)計(jì)并制作一個(gè)用于棋類比賽的計(jì)時(shí)鐘系統(tǒng)，功能要求如下：1. 該計(jì)時(shí)鐘可分別完成甲乙對(duì)規(guī)定用時(shí)的計(jì)時(shí)和規(guī)定時(shí)間用完后的讀秒計(jì)時(shí)。2. 規(guī)定甲乙雙方各有 2 小時(shí)比賽規(guī)定用時(shí)，分別設(shè)計(jì)各方的用時(shí)定時(shí)器，并用數(shù)碼管顯示各方已用的時(shí)、分從0：001：59 計(jì)時(shí)間隔為 1s。3. 2 小時(shí)規(guī)定時(shí)間用完后，每方限定在 30 秒內(nèi)必須下出一步棋，此時(shí)定時(shí)器將完成對(duì)讀秒時(shí)間的 30s 倒計(jì)時(shí)，并數(shù)碼管顯示此時(shí)過(guò)程 3000。若計(jì)時(shí)到零，則發(fā)生警報(bào)信號(hào)該方超時(shí)負(fù)。4. 各定時(shí)器設(shè)置計(jì)時(shí)暫停/

3、繼續(xù)鍵，在規(guī)定時(shí)間計(jì)時(shí)時(shí)，該鍵的作用為暫停本方計(jì)時(shí)，并繼續(xù)對(duì)方計(jì)時(shí)；在讀秒時(shí)間計(jì)時(shí)時(shí)，該鍵的作用為復(fù)位本方計(jì)時(shí)起始點(diǎn) 29s，并啟動(dòng)對(duì)方定時(shí)器。5. 設(shè)置系統(tǒng)復(fù)位鍵，比賽結(jié)束時(shí)，按該鍵使各方的定時(shí)器均復(fù)位到規(guī)定時(shí)間的零點(diǎn) 0：00，以便重新開(kāi)始比賽。二、設(shè)計(jì)要求：二、設(shè)計(jì)要求：1、 設(shè)計(jì)思路清晰，給出整體設(shè)計(jì)框圖；2、 在quartus中用 vhdl 完成各單元模塊的設(shè)計(jì)，完成其功能仿真和編譯并生成低層模塊；3、 在quartus中用原理圖輸入法完成頂層設(shè)計(jì)并編譯通過(guò)；4、 在quartus中完成設(shè)計(jì)下載并調(diào)試電路；5、 寫出設(shè)計(jì)報(bào)告；4 主要設(shè)計(jì)條件1、提供 eda 設(shè)計(jì)環(huán)境和 eda 軟件

4、quartus；2、提供 eda 實(shí)驗(yàn)箱和 cpld 下載裝置； 說(shuō)明書格式1、課程設(shè)計(jì)報(bào)告書封面；2、任務(wù)書；3、說(shuō)明書目錄；4、設(shè)計(jì)總體思路；5、單元電路設(shè)計(jì)；6、總電路設(shè)計(jì)；7、設(shè)計(jì)調(diào)試體會(huì)與總結(jié)；8、附錄；9、參考文獻(xiàn)。5 進(jìn) 度 安 排 星期一 上午 安排任務(wù)、講課。 星期一 下午 熟悉 max+plus的使用；星期二星期五 查資料、設(shè)計(jì) 星期一星期二 設(shè)計(jì)輸入和設(shè)計(jì)仿真四樓 eda室 星期三 低層編譯和設(shè)計(jì)下載四樓 eda 室 星期四 調(diào)試電路、寫總結(jié)報(bào)告； 星期五 答辯。 參 考 文 獻(xiàn)6 pld 器件與 eda 技術(shù) 李冬梅編電子技術(shù)課程設(shè)計(jì)指導(dǎo) 彭介華、主編 高等教育出版社

5、電子線路設(shè)計(jì)、實(shí)驗(yàn)、測(cè)試 謝自美主編華中理工出版社。7目錄目錄1. 設(shè)計(jì)總體思路設(shè)計(jì)總體思路.71.1 基本原理： .71.2 設(shè)計(jì)模塊總體框圖如下： .82. 單元電路設(shè)計(jì)單元電路設(shè)計(jì).92.1 秒 60 進(jìn)制加法計(jì)數(shù)時(shí)的設(shè)計(jì)：.92.2 分 60 進(jìn)制加法計(jì)時(shí)器的設(shè)計(jì)：.92. 3 30 秒倒計(jì)時(shí) .102.4 二進(jìn)制計(jì)時(shí)器.112.5 控制模塊的設(shè)計(jì).112.6 選擇模塊的設(shè)計(jì).122.7 顯示模塊的設(shè)計(jì).123. 總電路設(shè)計(jì)總電路設(shè)計(jì).144. 設(shè)計(jì)調(diào)試體會(huì)與總結(jié)設(shè)計(jì)調(diào)試體會(huì)與總結(jié).155. 附錄：附錄：.165.1 秒 60 進(jìn)制計(jì)時(shí)器程序.165.2 分 60 進(jìn)制計(jì)時(shí)器程序 .1

6、75.3 30 秒倒計(jì)時(shí)程序.195.4 控制器程序.215.5 選擇器程序.225.6 二進(jìn)制計(jì)時(shí)器程序.225.7 顯示模塊程序.236. 參考文獻(xiàn)：參考文獻(xiàn)：.268設(shè)計(jì)總體思路設(shè)計(jì)總體思路基本原理：基本原理：本計(jì)時(shí)鐘可分別完成甲乙對(duì)規(guī)定用時(shí)的計(jì)時(shí)和規(guī)定時(shí)間用完后的 30秒倒計(jì)時(shí)的功能。設(shè)計(jì)要求中規(guī)定甲乙雙方各有 2 小時(shí)比賽規(guī)定用時(shí)，可分別設(shè)計(jì)各方的用時(shí)定時(shí)器，并用數(shù)碼管顯示各方已用的分、秒從00：0059：59 計(jì)時(shí)間隔為 1s，用分的進(jìn)位來(lái)驅(qū)動(dòng)一個(gè) led 表示時(shí)，當(dāng)分有進(jìn)位是 led 燈亮即為一個(gè)小時(shí)。2 小時(shí)規(guī)定時(shí)間用完后，每方限定在 30 秒內(nèi)必須下出一步棋，此時(shí)定時(shí)器將完成

7、對(duì)讀秒時(shí)間的 30s 倒計(jì)時(shí)，并數(shù)碼管顯示此時(shí)過(guò)程2900。若計(jì)時(shí)到零，則發(fā)生警報(bào)信號(hào)該方超時(shí)負(fù)。設(shè)計(jì)要求中各定時(shí)器設(shè)置計(jì)時(shí)暫停/繼續(xù)鍵，在規(guī)定時(shí)間計(jì)時(shí)時(shí)，該鍵的作用為暫停本方計(jì)時(shí)，并繼續(xù)對(duì)方計(jì)時(shí)；在倒計(jì)時(shí)時(shí)，該鍵的作用為復(fù)位本方計(jì)時(shí)起始點(diǎn) 29s，并啟動(dòng)對(duì)方定時(shí)器。設(shè)置系統(tǒng)復(fù)位鍵，比賽結(jié)束時(shí)，按該鍵使各方的定時(shí)器均復(fù)位到規(guī)定時(shí)間的零點(diǎn) 00：00，以便重新開(kāi)始比賽。按照設(shè)計(jì)要求，分別為甲乙雙方設(shè)計(jì)規(guī)定時(shí) 2 小時(shí)計(jì)時(shí)器和 30 秒倒記時(shí)器。在控制模塊的作用下，相互協(xié)調(diào)工作：在規(guī)定時(shí) 2 小時(shí)內(nèi)，30秒倒計(jì)時(shí)器不工作，輸入繼續(xù)暫停信號(hào)時(shí)能暫停其中一方計(jì)時(shí)器的同時(shí)繼續(xù)另一方的計(jì)時(shí)。當(dāng)甲或乙規(guī)定兩

8、小時(shí)用完后，啟動(dòng)各自的 30 秒計(jì)數(shù)器進(jìn)行倒計(jì)時(shí)，這時(shí)的輸入繼續(xù)暫停信號(hào)能復(fù)位其中一方的 30 秒計(jì)時(shí)器到 29，并開(kāi)始另一方的 30 秒倒計(jì)時(shí)器。當(dāng)比賽結(jié)束時(shí)，從清零端輸入復(fù)位信號(hào)，各計(jì)時(shí)器復(fù)位，以重新開(kāi)始下場(chǎng)比賽。選擇模塊的設(shè)置，是為了很好解決顯示管數(shù)量不足的問(wèn)題。在兩小時(shí)規(guī)定時(shí)間用完后二進(jìn)制有個(gè)進(jìn)位在改進(jìn)位的控制下，選擇器分別選擇規(guī)定兩小時(shí)秒和 30 秒倒計(jì)時(shí)的顯示，故甲乙每方的時(shí)間上的顯示就只需要4 個(gè)數(shù)碼管，總共 8 個(gè)。顯示模塊是一個(gè)動(dòng)態(tài)掃描顯示電路。在一個(gè)人眼觀察不出的掃描頻率下，輪流在相對(duì)應(yīng)的顯示管上顯示輸入端口的輸入的數(shù)據(jù)。同時(shí)當(dāng)甲乙任一方所有時(shí)間都用完時(shí)，就輸出報(bào)警信號(hào)，宣

9、布比賽結(jié)束，誰(shuí)的時(shí)間先用完誰(shuí)就輸了。9設(shè)計(jì)模塊總體框圖如下設(shè)計(jì)模塊總體框圖如下：控制器2 進(jìn)制計(jì)時(shí)器選擇器分 60進(jìn)制計(jì)時(shí)器30 秒倒計(jì)時(shí)2 進(jìn)制計(jì)時(shí)器分 60進(jìn)制計(jì)時(shí)器秒 60 進(jìn)制計(jì)時(shí)器秒 60 進(jìn)制計(jì)時(shí)器30 秒倒計(jì)時(shí)顯示模塊10單元電路設(shè)計(jì)單元電路設(shè)計(jì)1、秒、秒 60 進(jìn)制加法計(jì)數(shù)時(shí)的設(shè)計(jì)進(jìn)制加法計(jì)數(shù)時(shí)的設(shè)計(jì)：對(duì)于秒 60 進(jìn)制的加法計(jì)數(shù)器的設(shè)計(jì)，有個(gè)位、十位的輸出來(lái)驅(qū)動(dòng)顯示模塊來(lái)顯示，以及一個(gè)脈沖行的進(jìn)位位，來(lái)驅(qū)動(dòng)分 60 秒，作為分 60 秒的時(shí)鐘脈沖。其輸入有清零端，使能端和時(shí)鐘脈沖，當(dāng)清零端為高電平 1時(shí)此計(jì)數(shù)器被清零，而重新開(kāi)始計(jì)時(shí)已被下次比賽使用，當(dāng)使能端為低電平時(shí)該計(jì)數(shù)器

10、不工作處于暫停狀態(tài)，而通過(guò)控制模塊使得另一方的計(jì)時(shí)器工作從而達(dá)到暫停本方而繼續(xù)對(duì)方的功能。秒 60 進(jìn)制模塊如右圖所示：設(shè)計(jì)此計(jì)數(shù)器模塊的目的是為了顯示規(guī)定兩小時(shí)用時(shí)的秒以及驅(qū)動(dòng)分 60 進(jìn)制。該模塊的個(gè)位和十位的輸出經(jīng)過(guò)選擇器來(lái)按時(shí)分別選擇所需的輸出。 其時(shí)序仿真圖如下圖所示：2 2、分、分 6060 進(jìn)制加法計(jì)時(shí)器的設(shè)計(jì)進(jìn)制加法計(jì)時(shí)器的設(shè)計(jì)： 對(duì)于分 60 進(jìn)制的加法計(jì)數(shù)器的設(shè)計(jì)，也有個(gè)位、十位的輸出來(lái)驅(qū)動(dòng)顯示模塊來(lái)顯示，以及一個(gè)脈沖行的進(jìn)位位，來(lái)驅(qū)動(dòng)分 60 秒，作為分60 秒的時(shí)鐘脈沖和一個(gè)高電平的進(jìn)位輸出，用來(lái)驅(qū)動(dòng)二進(jìn)制計(jì)數(shù)器使其分在運(yùn)行兩次后停止計(jì)數(shù)，表示規(guī)定的兩小時(shí)已經(jīng)用完。其輸

11、入有清零端，使能端和時(shí)鐘脈沖，當(dāng)清零端為高電平 1 時(shí)此計(jì)數(shù)器被清零，而重新開(kāi)始計(jì)時(shí)已被下次比賽使用，當(dāng)使能端為低電平時(shí)該計(jì)數(shù)器不工作處于暫停狀態(tài)，而通過(guò)控制模塊使得另一方的計(jì)時(shí)器工作從而達(dá)到暫停本方而繼續(xù)對(duì)方的功能。分 60 進(jìn)制模塊如右圖所示：設(shè)計(jì)此計(jì)數(shù)器目的是為了顯示規(guī)定兩小時(shí)用時(shí)的分，以及驅(qū)動(dòng)二進(jìn)制和驅(qū)動(dòng) led 燈，使其表示為一個(gè)小時(shí)，控制這個(gè)的是高電平進(jìn)位端 co，但分 60 進(jìn)制有個(gè)進(jìn)位是 co 就為高電平 1，此時(shí)將其通過(guò)控制模11塊使其輸出一個(gè)低電平，將其接到 led 燈上，就可以表示為一個(gè)小時(shí)。其時(shí)序仿真圖如下所示：3、30 秒倒計(jì)時(shí)秒倒計(jì)時(shí)30 秒倒計(jì)時(shí)器是一個(gè)減法計(jì)數(shù)器

12、。所示完成對(duì)甲和乙用完歸定時(shí)間的讀秒計(jì)時(shí)。該計(jì)數(shù)器從 29 開(kāi)始，如果清零端無(wú)效，每來(lái)一個(gè)秒脈沖，在繼續(xù)使能端有效下減少 1 到 28。依次到 00，此時(shí)輸出一個(gè)進(jìn)位信號(hào) co 為高電平 1，直到有清零端復(fù)位有效時(shí)進(jìn)位信號(hào)才回到 0，此時(shí)計(jì)數(shù)器復(fù)位到 29，重新開(kāi)始計(jì)時(shí)。其中復(fù)位端的功能為復(fù)位本方而繼續(xù)對(duì)方，與在規(guī)定的兩小時(shí)中暫停本方和繼續(xù)對(duì)方為同一個(gè)鍵。其模塊如右圖所示：其時(shí)序仿真圖如下所示：124、二進(jìn)制計(jì)時(shí)器、二進(jìn)制計(jì)時(shí)器二進(jìn)制計(jì)時(shí)器以分 60 計(jì)時(shí)器的脈沖進(jìn)位為時(shí)鐘，當(dāng)分計(jì)時(shí)器有進(jìn)位則二進(jìn)制計(jì)時(shí)器就計(jì)時(shí)一次，當(dāng)來(lái)兩個(gè)脈沖則二進(jìn)制就有個(gè)高電平進(jìn)位輸出，這個(gè)高電平經(jīng)過(guò)控制器來(lái)控制 30 秒

13、倒計(jì)時(shí)，并且使得分計(jì)時(shí)器停止計(jì)時(shí)，當(dāng)系統(tǒng)有個(gè)清零信號(hào)，則二進(jìn)制被清零且進(jìn)位位為零。其模塊如右圖所示：其時(shí)序仿真圖如下所示：5、控制模塊的設(shè)計(jì)、控制模塊的設(shè)計(jì)控制模塊用來(lái)控制各個(gè)模塊的，首先它可以通過(guò)二進(jìn)制的進(jìn)位來(lái)控制 30 秒倒計(jì)時(shí)的啟動(dòng)以及控制分 60計(jì)時(shí)器停止計(jì)時(shí)；通過(guò)使能端來(lái)控制甲乙兩方暫停和繼續(xù)的問(wèn)題，還通過(guò)二進(jìn)制的進(jìn)位來(lái)控制數(shù)碼管顯示秒的選擇問(wèn)題，當(dāng)二進(jìn)制進(jìn)位為高電平是則選擇顯示 30 秒倒計(jì)時(shí)，否則顯示 60 秒計(jì)時(shí)器，還通過(guò) 30 秒倒計(jì)時(shí)的進(jìn)位來(lái)控制 30 秒倒計(jì)時(shí)停止工作即進(jìn)位位為 1；并可通過(guò)清零鍵控制整個(gè)系統(tǒng)的清零。其模塊如右圖所示： 其時(shí)序仿真圖如下所示：136 6、選

14、擇模塊的設(shè)計(jì)、選擇模塊的設(shè)計(jì) 選擇模塊的設(shè)計(jì)為了解決數(shù)碼管數(shù)量不足的問(wèn)題，當(dāng)在規(guī)定的兩小時(shí)計(jì)時(shí)時(shí)，即二進(jìn)制的進(jìn)位為零時(shí)即控制器的 start=0 時(shí)選擇兩小時(shí)秒的顯示，當(dāng)規(guī)定的兩小時(shí)用完時(shí)，即二進(jìn)制的進(jìn)位為1 時(shí)即控制器的 start=1 時(shí)選擇 30 秒倒計(jì)時(shí)顯示，只要就解決了數(shù)碼管數(shù)量不足的問(wèn)題了。其模塊如右圖所示：其時(shí)序仿真圖如下所示：7 7、顯示模塊的設(shè)計(jì)、顯示模塊的設(shè)計(jì)八個(gè)輸入端口分別接選擇模塊的輸入，在一個(gè)較高的時(shí)鐘脈沖鐘作用下，從第一個(gè)輸入端口的情況依次掃描到第八個(gè)，并在顯示管上顯示。其中 d03.0 、d13.0、d23.0、d33.0、d43.0、d53.0、d63.0、d7

15、3.0分別是甲的60 秒個(gè)位、60 秒十位、60 分個(gè)位、60 分十位，其后四個(gè)為乙的顯示同甲。而在規(guī)定兩小時(shí)用完后 d03.0 、d13.0、d43.0、d53.0則分別顯示甲乙 30 秒倒計(jì)時(shí)的個(gè)位和十位，但 d23.0、d33.0、d63.0、d73.0 分別依然顯示甲乙的分 60 的個(gè)位和十位，所以也稱位動(dòng)態(tài)掃描顯示。sg6.0 和 bt7.0分別為段控制信號(hào)和位控制信號(hào)。而 a1、a2、a3、a4 則是個(gè)進(jìn)制計(jì)時(shí)器進(jìn)位的輸入，b、ba、bb 是依據(jù) a1、a2、a3、a4 來(lái)判斷輸出的，b 是 30,秒倒計(jì)時(shí)用完即某方輸?shù)膱?bào)警信號(hào)的輸出接 led 燈，而 ba、bb 則是用來(lái)顯示甲乙

16、兩方規(guī)定用時(shí)的時(shí)的表示接 led 燈，燈亮為一小時(shí)。其模塊如右圖所示：14其時(shí)序仿真圖如下所示：15總電路設(shè)計(jì)總電路設(shè)計(jì)將各個(gè)功能程序生成模塊，在按任務(wù)要求以及設(shè)計(jì)思路將各個(gè)模塊連接起來(lái)組成一個(gè)能實(shí)現(xiàn)任務(wù)需求功能的總電路圖模塊：總電路圖模塊如下圖所示：各個(gè)模塊關(guān)系連接的總電路圖如下所示16設(shè)計(jì)調(diào)試體會(huì)與總結(jié)設(shè)計(jì)調(diào)試體會(huì)與總結(jié)本次設(shè)計(jì)用了兩天的時(shí)間來(lái)設(shè)計(jì)各個(gè)模塊，以及將各個(gè)模塊進(jìn)行過(guò)仿真，然后連接成總電路圖模塊，設(shè)計(jì)完成后就去實(shí)驗(yàn)室調(diào)試，起初調(diào)試出來(lái)的結(jié)果是對(duì)的，但是自己的設(shè)計(jì)思路出了錯(cuò)，所以對(duì)設(shè)計(jì)在進(jìn)行修改，將修改后的設(shè)計(jì)再進(jìn)行調(diào)試，結(jié)果與自己所想的結(jié)果不一致，在此情況下我就只是一味的認(rèn)為自己

17、的程序出了錯(cuò)，反反復(fù)復(fù)的查找原因，花了好幾個(gè)小時(shí)也沒(méi)查出來(lái)，自己認(rèn)為是對(duì)的怎么調(diào)試的結(jié)果會(huì)不對(duì)呢，后來(lái)我根據(jù)哪些結(jié)果和我所想的不一樣在重新對(duì)其進(jìn)行管腳鎖定，可能是實(shí)驗(yàn)箱有什么問(wèn)題，果然不出我所料，出現(xiàn)調(diào)試結(jié)果和我所預(yù)料的不一樣的原因是因?yàn)閷?shí)驗(yàn)箱上 27、28 管腳是聯(lián)通的，才導(dǎo)致我的結(jié)果出錯(cuò)。所以在調(diào)試中我體會(huì)最深的就是實(shí)驗(yàn)箱的問(wèn)題，因?yàn)檫@箱子用了很久難免有些地方是壞的，所以在以后我對(duì)于自己的設(shè)計(jì)如果與所想的又出入，不但要考慮自己的設(shè)計(jì)是否有問(wèn)題，也還要考慮是否硬件設(shè)施有問(wèn)題，從此我得出的體會(huì)是：如果自己真的認(rèn)為這個(gè)問(wèn)題沒(méi)有錯(cuò)，就不要在查下去，得轉(zhuǎn)移到另一地方，應(yīng)該多方面的查找問(wèn)題的所在，而不

18、要只看一方面。兩周的 eda 課程設(shè)計(jì)結(jié)束了，在這兩周的時(shí)間里無(wú)論是對(duì) quartus軟件的熟悉程度，還是對(duì)數(shù)字電路的基本原理的理解，以及對(duì) vhdl 語(yǔ)言的應(yīng)用及編寫都有了很大的提高！兩個(gè)星期的艱苦奮斗，我終于完成了設(shè)計(jì)！設(shè)計(jì)的過(guò)程，實(shí)際上也就是一個(gè)發(fā)現(xiàn)問(wèn)題、分析問(wèn)題、解決問(wèn)題的過(guò)程。兩個(gè)星期的設(shè)計(jì)過(guò)程中，我發(fā)現(xiàn)的問(wèn)題層出不窮，但最終通過(guò)各方面的努力，比如有些問(wèn)題自己解決不了，我就通過(guò)和同學(xué)討論或者請(qǐng)教老師，最終還是圓滿解決了！通過(guò)這兩周的課程設(shè)計(jì)我堅(jiān)定了自己的信心，開(kāi)始以為自己什么都沒(méi)學(xué)到什么都不知道，但是經(jīng)過(guò)這兩周的努力我很好的把老師布置下了的設(shè)計(jì)任務(wù)完成了，感覺(jué)自己其實(shí)還是知道些東西的

19、，雖然在設(shè)計(jì)中遇到了一些技術(shù)上的問(wèn)題，但是通過(guò)自己的努力以及老師的幫住我解決了這些問(wèn)題并也掌握了這些能力。課程設(shè)計(jì)是結(jié)束了，但是跟這種課程設(shè)計(jì)一樣的人生還很長(zhǎng)，通過(guò)這次的學(xué)習(xí)，我認(rèn)為人啊隨時(shí)都會(huì)遇到這樣那樣的困難，但是我們不能退縮了，要像做課程設(shè)計(jì)一樣，遇到什么難題先自己去思考，再通過(guò)身邊的人的幫助，沒(méi)有什么事情是解決不了的!當(dāng)然最重要的還是要靠自己。在這次課程設(shè)計(jì)中之所以我能順利的完成，除了是因?yàn)槲易约旱呐χ?，老師的指?dǎo)和幫助是少不了的，所以在此感謝郭老師對(duì)我的指導(dǎo)，讓我在這兩周的課程設(shè)計(jì)中學(xué)到了許多的東西。17附錄附錄：1、秒、秒 60 進(jìn)制計(jì)時(shí)器程序進(jìn)制計(jì)時(shí)器程序library ie

20、ee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60m isport(clk: instd_logic;cr: instd_logic;en: instd_logic; co1 : out std_logic;q1: out std_logic_vector (3 downto 0); y10: out std_logic_vector (3 downto 0) );end cnt60m;architecture a of cnt60m issignalbcd1n: std_logic_vecto

21、r (3 downto 0); signalvcd10n : std_logic_vector (3 downto 0);beginprocess (clk,cr)beginif (cr = 1) thenbcd1n = 0000; elsif (clkevent and clk = 1) thenif (bcd1n=9) then bcd1n=0000; else if (en=1) thenbcd1n = bcd1n + 1;elsebcd1n = bcd1n;end if; end if;end if;end process;q1 = bcd1n; y10=vcd10n;18proces

22、s (clk, cr)beginif cr = 1 thenvcd10n = 0000;elsif (clkevent and clk = 1) thenif (bcd1n=9) then if (vcd10n=5) then vcd10n=0000; else if (en=1) thenvcd10n = vcd10n + 1;elsevcd10n = vcd10n;end if; end if; end if;end if;end process;process (bcd1n,vcd10n) begin if (bcd1n=9 and vcd10n=5) then co1=1; else

23、co1=0; end if; end process;end a;2、分、分 60 進(jìn)制計(jì)時(shí)器程序進(jìn)制計(jì)時(shí)器程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 isport(clk: instd_logic;cr: instd_logic;en: instd_logic; co,co1 : out std_logic;19q1: out std_logic_vector (3 downto 0); y10: out std_logic_vector (3 downto 0

24、) );end cnt60;architecture a of cnt60 issignalbcd1n: std_logic_vector (3 downto 0); signalvcd10n : std_logic_vector (3 downto 0);beginprocess (clk,cr)beginif (cr = 1) thenbcd1n = 0000; elsif (clkevent and clk = 1) thenif (bcd1n=9) then bcd1n=0000; else if (en=1) thenbcd1n = bcd1n + 1;elsebcd1n = bcd

25、1n;end if; end if;end if;end process;q1 = bcd1n; y10=vcd10n;process (clk, cr)beginif cr = 1 thenvcd10n = 0000;elsif (clkevent and clk = 1) thenif (bcd1n=9) then if (vcd10n=5) then vcd10n=0000; else if (en=1) thenvcd10n = vcd10n + 1;elsevcd10n = vcd10n;20end if; end if; end if;end if;end process;proc

26、ess (clk,cr) beginif(cr=1)then co=0;elsif(clkevent and clk = 1) then if( bcd1n=9 and vcd10n=5 )then co=1; end if;end if;end process;process (bcd1n,vcd10n) begin if (bcd1n=9 and vcd10n=5) then co1=1; else co1=0; end if; end process;end a;3、30 秒倒計(jì)時(shí)程序秒倒計(jì)時(shí)程序library ieee;use ieee.std_logic_1164.all;use i

27、eee.std_logic_unsigned.all;entity cnt30 isport(clk: instd_logic;cir ,en : instd_logic; co : out std_logic;q1: out std_logic_vector (3 downto 0); y10: out std_logic_vector (3 downto 0) );end cnt30;architecture a of cnt30 is signalbcd1n: std_logic_vector (3 downto 0);21signalvcd10n : std_logic_vector

28、(3 downto 0);beginprocess (clk,cir,en) beginif(cir=1)then co=0;elsif(clkevent and clk = 1) then if( bcd1n=0 and vcd10n=0 )then co=1; end if;end if;end process;process (clk,cir)beginif (cir=1) thenbcd1n = 1001; elsif (clkevent and clk = 1) thenif (en=1 ) then if (bcd1n=0 ) then bcd1n = 1001; elsif (b

29、cd1n=0 and vcd10n=0) thenbcd1n = 1001;elsebcd1n = bcd1n-1;end if; end if; end if; end process;q1 = bcd1n; y10 = vcd10n;process (clk, cir)beginif (cir =1) thenvcd10n = 0010;elsif (clkevent and clk = 1) then if (en=1 ) then if (bcd1n=0 and vcd10n=0) then vcd10n = 0010; elsif ( bcd1n=0) then22 vcd10n =

30、 vcd10n-1; else vcd10n = vcd10n ; end if; end if; end if; end process;end a;4、控制器程序、控制器程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity kongzhiqi isport( en,cr,coa,cob,clkaa,clkbb,clk3,co1,co2: instd_logic; clka,clkb,clk1,clk2,ena,enb,cra,crb : out std_logic);end kon

31、gzhiqi;architecture a of kongzhiqi isbeginprocess (en,cr,coa,cob,clkaa,clkbb) begin if(en=1) then ena=1;enb=0;else ena=0;enb=1; end if;if(cr=1 or (not en)=1) then cra=1;else cra=0; end if; if(cr=1 or en=1) then crb=1;else crb=0; end if; if(coa=0) then clka=clkaa;else clka=0; end if;23 if(cob=0) then

32、 clkb=clkbb;else clkb=0; end if; if(co1=0) then clk1=clk3;else clk1=0; end if; if(co2=0) then clk2=clk3;else clk2=0; end if; end process;end a;5、選擇器程序、選擇器程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity xuanzeqi isport( start: instd_logic; a,b,c,d: in std_logic_vecto

33、r (3 downto 0); m301,m302 : out std_logic_vector (3 downto 0);end xuanzeqi;architecture a of xuanzeqi isbeginprocess (start,a,b,c,d) begin if(start=1) then m301=a;m302=b;else m301=c;m302=d; end if; end process;end a;6、二進(jìn)制計(jì)時(shí)器程序、二進(jìn)制計(jì)時(shí)器程序library ieee;24use ieee.std_logic_1164.all;use ieee.std_logic_uns

34、igned.all;entity cnt2 isport(clk: instd_logic;cir : in std_logic;co : out std_logic);end cnt2;architecture a of cnt2 issignalbcd1n: std_logic_vector (1 downto 0);begin process (clk,cir) beginif(cir=1)then co=0;elsif(clkevent and clk = 1) then if( bcd1n=1 )then co=1; end if;end if;end process;process (clk,cir)beginif (cir=1) thenbcd1n = 00; elsif (clkevent and clk = 1) thenif (