JTAG的引腳定義與各種JTAG的引腳序號(hào)與引腳名的對(duì)應(yīng)關(guān)系

1、JTAG的引腳定義與各種JTAG的引腳序號(hào)與引腳名的對(duì)應(yīng)關(guān)系JTAG有10pin的、14pin的和20pin的，盡管引腳數(shù)和引腳的排列順序不同，但是其中有一些引腳是一樣 的，各個(gè)引腳的定義如下。一、引腳定義Test Clock Input (TCK) 強(qiáng)制要求 1TCK在IEEE 1149.1標(biāo)準(zhǔn)里是強(qiáng)制要求的。TCK為TAP的操作提供了一 個(gè)獨(dú)立的、基本的時(shí)鐘信號(hào)， TAP 的所有操作都是通過(guò)這個(gè)時(shí)鐘信號(hào)來(lái) 驅(qū)動(dòng)的。Test Mode Selection Input (TMS) 強(qiáng)制要求 2TMS 信號(hào)在 TCK 的上升沿有效。 TMS 在 IEEE 1149.1 標(biāo)準(zhǔn)里是強(qiáng)制要求 的。 T

2、MS 信號(hào)用來(lái)控制 TAP 狀態(tài)機(jī)的轉(zhuǎn)換。通過(guò) TMS 信號(hào)，可以控制 TAP 在不同的狀態(tài)間相互轉(zhuǎn)換。Test Data Input (TDI) 強(qiáng)制要求 3TDI 在 IEEE 1149.1 標(biāo)準(zhǔn)里是強(qiáng)制要求的。 TDI 是數(shù)據(jù)輸入的接口。所有 要輸入到特定寄存器的數(shù)據(jù)都是通過(guò) TDI 接口一位一位串行輸入的(由 TCK 驅(qū)動(dòng))。Test Data Output (TDO) 強(qiáng)制要求 4TDO 在 IEEE 1149.1 標(biāo)準(zhǔn)里是強(qiáng)制要求的。 TDO 是數(shù)據(jù)輸出的接口。所 有要從特定的寄存器中輸出的數(shù)據(jù)都是通過(guò) TDO 接口一位一位串行輸出 的(由 TCK 驅(qū)動(dòng))。Test Reset I

3、nput (TRST) 可選項(xiàng) 1這個(gè)信號(hào)接口在 IEEE 1149.1標(biāo)準(zhǔn)里是可選的 ，并不是強(qiáng)制要求的。 TRST 可以用來(lái)對(duì) TAP Controller 進(jìn)行復(fù)位(初始化)。因?yàn)橥ㄟ^(guò) TMS 也可以 對(duì)TAP Controll進(jìn)行復(fù)位(初始化)。所以有四線JTAG與五線JTAG之分。(VTREF) 強(qiáng)制要求 5接口信號(hào)電平參考電壓一般直接連接 Vsupply 。這個(gè)可以用來(lái)確定 ARM 的 JTAG 接 口使用的邏輯電平(比如 3.3V 還是 5.0V? )Return Test Clock ( RTCK) 可選項(xiàng) 2可選項(xiàng)， 由目標(biāo)端反饋給仿真器的時(shí)鐘信號(hào) ,用來(lái)同步 TCK 信號(hào)的

4、產(chǎn)生 ,不使用時(shí)直 接接地。System Reset ( nSRST)-可- 選項(xiàng) 3可選項(xiàng),與目標(biāo)板上的系統(tǒng)復(fù)位信號(hào)相連，可以直接對(duì)目標(biāo)系統(tǒng)復(fù)位。同時(shí) 可以檢測(cè)目標(biāo)系統(tǒng)的復(fù)位情況，為了防止誤觸發(fā)應(yīng)在目標(biāo)端加上適當(dāng)?shù)纳?拉電阻。USER IN用戶自定義輸入?？梢越拥揭粋€(gè)10上，用來(lái)接受上位機(jī)的控制。 USER OUT用戶自定義輸出?？梢越拥揭粋€(gè)I0上，用來(lái)向上位機(jī)的反饋一個(gè)狀態(tài) 由于JTAG經(jīng)常使用排線連接，為了增強(qiáng)抗干擾能力，在每條信號(hào)線間加上地線就出現(xiàn) 了這種20針的接口。但事實(shí)上， RTCK、USER IN、USER OUT 一般都不使用，于是還有 一種14針的接口。對(duì)于實(shí)際開(kāi)發(fā)應(yīng)用來(lái)說(shuō)

5、，由于實(shí)驗(yàn)室電源穩(wěn)定，電磁環(huán)境較好，干擾不 大。二、20pin、14pin及10pin JTAG的引腳名稱與序號(hào)對(duì)應(yīng)關(guān)系最初制定的20腳的Jtag頭，管腳序號(hào)與信號(hào)的對(duì)應(yīng)關(guān)系如下:20 Put JTAG PiiiOutFunctionPmFunction廠TRSTGND3TDO4GND|5TDIGND廠TMSGNPATCK10GND11VPP_ETTGND13AJW百GNP莎User 0ITGND17Rdy/BsyGND19User 120Vcc值得注意的是，不同的IC公司會(huì)自己定義自家產(chǎn)品專屬的 Jtag頭，來(lái)下載或調(diào) 試程序。下面是兩大FPGA供應(yīng)商Altera和Xilinx各自下載線的J

6、tag頭的管腳 圖：Xilinx的Cable IV下載線14腳的Jtag頭管腳圖:14 Phi Xilinx C1ble IVPm(FiinctionPinFunction1VGNP ：2YREF !ilHGNB4 ；TMS5GND 161TCK£IGND |8.1TDO9 .GNBTDI J回GNLNC13GNB 114|ncAltera的ByteBlast-ll下載線的Jtag頭管腳圖:10 Phi曲ByteElastei IIPinFunctionPinFunctionTCK2 jGNDi3TDO4Power5TMS6NC J7NC8 1NC9TDI10；GND不代表所有的廠商都注意：上述貼圖中的JTAG的信號(hào)排列僅代表廠商的做法, 是如此規(guī)定的。嵌入式系統(tǒng)中常用的20pin和10pin JTAG的信號(hào)排列如下:vcc3 ”GNDIM5 &GNDnis1 &伽310RTCK11 12捌mo13 11GND1i IS伽NCn isGNONCu 1：G®vccTDI酈IDOVCCGl