電子技術(shù)基礎(chǔ)數(shù)字部分第5版

1、電子技術(shù)基礎(chǔ)：數(shù)字部分（第5版） · 作者： 康華光 著 華中科技大學(xué)電子技術(shù)課程組 編 · 叢 書 名： · 出 版 社： 高等教育出版社 · ：9787040177909 · 出版時間：2006-01-01 · 版次：5 · 頁數(shù)：536 內(nèi)容簡介 電子技術(shù)基礎(chǔ)：數(shù)字部分（第5版）為普通高等教育“十五”國家級規(guī)劃教材。前版榮獲2002年全國普通高等學(xué)校優(yōu)秀教材一等獎。其特點如下：（1）加強了數(shù)字邏輯的概念與設(shè)計；（2）以CMOS器件為主兼顧其他類型的器件；（3）引入了Verilog硬件描述語言和QUARTUS集成開發(fā)軟件

2、，利用PLD和EDA技術(shù)可以實現(xiàn)多種數(shù)字邏輯電路；（4）采用新的思路和技術(shù)構(gòu)建模數(shù)和數(shù)模轉(zhuǎn)換器,作為模擬電路和數(shù)字電路的接口。全書內(nèi)容包括：數(shù)字邏輯概論，邏輯代數(shù)和Verilog硬件描述語言，邏輯門電路，組合邏輯電路，鎖存器和觸發(fā)器，時序邏輯電路，存儲器、復(fù)雜可編程器件和現(xiàn)場可編程門陣列，脈沖波形的產(chǎn)生和變換，模數(shù)和數(shù)模轉(zhuǎn)換器，數(shù)字系統(tǒng)設(shè)計基礎(chǔ)。電子技術(shù)基礎(chǔ)：數(shù)字部分（第5版）可作為高等學(xué)校電氣信息類（含電氣類、電子類）等專業(yè)“數(shù)字電子技術(shù)基礎(chǔ)”課程的教材。 AA472FFD8D1EE07E77279E739A4F9A7E目錄 1 數(shù)字邏輯概論1.1 數(shù)字電路與數(shù)字信號1.1.1 數(shù)字技術(shù)的發(fā)

3、展及其應(yīng)用1.1.2 數(shù)字集成電路的分類及特點1.1.3 模擬信號和數(shù)字信號1.1.4 數(shù)字信號的描述方法1.2 數(shù)制1.2.1 十進制1.2.2 二進制1.2.3 十一二進制之間的轉(zhuǎn)換1.2.4 十六進制和八進制1.3 二進制數(shù)的算術(shù)運算1.3.1 無符號二進制數(shù)的算術(shù)運算1.3.2 帶符號二進制數(shù)的減法運算1.4 二進制代碼1.4.1 二一十進制碼1.4.2 格雷碼1.4.3 ASCII碼1.5 二值邏輯變量與基本邏輯運算1.6 邏輯函數(shù)及其表示方法小結(jié)習(xí)題2 邏輯代數(shù)與硬件描述語言基礎(chǔ)2.1 邏輯代數(shù)2.1.1 邏輯代數(shù)的基本定律和恒等式2.1.2 邏輯代數(shù)的基本規(guī)則2.1.3 邏輯函數(shù)

4、的代數(shù)化簡法2.2 邏輯函數(shù)的卡諾圖化簡法2.2.1 最小項的定義及其性質(zhì)2.2.2 邏輯函數(shù)的最小項表達式2.2.3 用卡諾圖表示邏輯函數(shù)2.2.4 用卡諾圖化簡邏輯函數(shù)2.3 硬件描述語言Verilog HDL基礎(chǔ)2.3.1 Verilog的基本語法規(guī)則2.3.2 變量的數(shù)據(jù)類型2.3.3 Verilog程序的基本結(jié)構(gòu)2.3.4 邏輯功能的仿真與測試小結(jié)習(xí)題3 邏輯門電路3.1 MOS邏輯門電路3.1.1 數(shù)字集成電路簡介3.1.2 邏輯電路的一般特性3.1.3 MOS開關(guān)及其等效電路3.1.4 CMOS反相器3.1.5 CMOS邏輯門電路3.1.6 CMOS漏極開路門和三態(tài)輸出門電路3.

5、1.7 CMOS傳輸門3.1.8 CMOS邏輯門電路的技術(shù)參數(shù)3.1.9 NMOS門電路3.2 TTL邏輯門電路3.2.1 BJT的開關(guān)特性3.2.2 基本BJT反相器的動態(tài)性能3.2.3 TTL反相器的基本電路3.2.4 TTL邏輯門電路3.2.5 集電極開路門和三態(tài)門電路3.2.6 BiCMOS門電路3.2.7 改進型TTL門電路抗飽和TTL電路*3.3 射極耦合邏輯門電路*3.4 砷化鎵邏輯門電路3.5 邏輯描述中的幾個問題3.5.1 正負(fù)邏輯問題3.5.2 基本邏輯門電路的等效符號及其應(yīng)用3.6 邏輯門電路使用中的幾個實際問題3.6.1 各種門電路之間的接口問題3.6.2 門電路帶負(fù)載

6、時的接口電路3.6.3 抗干擾措施3.7 用Vefilog HDL描述邏輯門電路3.7.1 CMOS門電路的Verilog建模3.7.2 CMOS傳輸門電路的Verilog建模小結(jié)習(xí)題4 組合邏輯電路4.1 組合邏輯電路的分析4.2 組合邏輯電路的設(shè)計4.3 組合邏輯電路中的競爭冒險4.3.1 產(chǎn)生競爭冒險的原因4.3.2 消去競爭冒險的方法4.4 若干典型的組合邏輯集成電路4.4.1 編碼器4.4.2 譯碼器數(shù)據(jù)分配器4.4.3 數(shù)據(jù)選擇器4.4.4 數(shù)值比較器4.4.5 算術(shù)運算電路4.5 組合可編程邏輯器件4.5.1 PLD的結(jié)構(gòu)、表示方法及分類4.5.2 組合邏輯電路的PLD實現(xiàn)4.6

7、 用Verilog HDL描述組合邏輯電路4.6.1 組合邏輯電路的門級建模4.6.2 組合邏輯電路的數(shù)據(jù)流建模4.6.3 組合邏輯電路的行為級建模小結(jié)習(xí)題5 鎖存器和觸發(fā)器5.1 雙穩(wěn)態(tài)存儲單元電路5.1.1 雙穩(wěn)態(tài)的概念5.1.2 雙穩(wěn)態(tài)存儲單元電路5.2 鎖存器5.2.1 SR鎖存器5.2.2 D鎖存器5.3 觸發(fā)器的電路結(jié)構(gòu)和工作原理5.3.1 主從觸發(fā)器5.3.2 維持阻塞觸發(fā)器5.3.3 利用傳輸延遲的觸發(fā)器5.3.4 觸發(fā)器的動態(tài)特性5.4 觸發(fā)器的邏輯功能5.4.1 D觸發(fā)器5.4.2 JK觸發(fā)器5.4.3 T觸發(fā)器5.4.4 SR觸發(fā)器5.4.5 D觸發(fā)器功能的轉(zhuǎn)換5.5 用

8、Verilog HDL描述鎖存器和觸發(fā)器5.5.1 時序電路建?；A(chǔ)5.5.2 鎖存器和觸發(fā)器的Verilog建模實例小結(jié)習(xí)題6 時序邏輯電路6.1 時序邏輯電路的基本概念6.1.1 時序邏輯電路的模型與分類6.1.2 時序電路邏輯功能的表達6.2 同步時序邏輯電路的分析6.2.1 分析同步時序邏輯電路的一般步驟6.2.2 同步時序邏輯電路分析舉例6.3 同步時序邏輯電路的設(shè)計6.3.1 設(shè)計同步時序邏輯電路的一般步驟6.3.2 同步時序邏輯電路設(shè)計舉例6.4 異步時序邏輯電路的分析6.5 若干典型的時序邏輯集成電路6.5.1 寄存器和移位寄存器6.5.2 計數(shù)器6.6 用Verilog HDL描述時序邏輯電路6.6.1 移位寄存器的Vernog建模6.6.2 計數(shù)器的Verilog建模6.6.3 狀態(tài)圖的Vemog建模6.7 時序可編程邏輯器件6.7