四輸入與非門(mén)電路版圖設(shè)計(jì)

1、 成成 績(jī)績(jī) 評(píng)評(píng) 定定 表表學(xué)生姓名班級(jí)學(xué)號(hào)專(zhuān) 業(yè)電子科學(xué)與技術(shù)課程設(shè)計(jì)題目四輸入與非門(mén)電路和版圖設(shè)計(jì)評(píng)語(yǔ)組長(zhǎng)簽字：成績(jī)?nèi)掌?2013 年 月 日課程設(shè)計(jì)任務(wù)書(shū)課程設(shè)計(jì)任務(wù)書(shū)學(xué) 院信息科學(xué)與工程學(xué)院專(zhuān) 業(yè)電子科學(xué)與技術(shù)學(xué)生姓名楊光銳班級(jí)學(xué)號(hào)1003040106課程設(shè)計(jì)題目四輸入與非門(mén)電路和版圖設(shè)計(jì)實(shí)踐教學(xué)要求與任務(wù)實(shí)踐教學(xué)要求與任務(wù): :1.用 tanner 軟件中的 S-Edit 編輯四輸入與非門(mén)電路原理圖。2.用 tanner 軟件中的 TSpice 對(duì)四輸入與非門(mén)電路進(jìn)行仿真并觀察波形。3.用 tanner 軟件中的 L-Edit 繪制四輸入與非門(mén)版圖，并進(jìn)行 DRC 驗(yàn)證。4.用 t

2、anner 軟件中的 TSpice 對(duì)版圖電路進(jìn)行仿真并觀察波形。5.用 tanner 軟件中的 layout-Edit 對(duì)電路網(wǎng)表進(jìn)行 LVS 檢驗(yàn)觀察原理圖與版圖的匹配程度。工作計(jì)劃與進(jìn)度安排工作計(jì)劃與進(jìn)度安排: :第一周周一：教師布置課設(shè)任務(wù)，學(xué)生收集資料，做方案設(shè)計(jì)。周二：熟悉軟件操作方法。周三四：畫(huà)電路圖周五：電路仿真。第二周周一二：畫(huà)版圖。周三：版圖仿真。周四：驗(yàn)證。周五：寫(xiě)報(bào)告書(shū)，驗(yàn)收。指導(dǎo)教師： 2012 年 月 日專(zhuān)業(yè)負(fù)責(zé)人：2013 年 月 日學(xué)院教學(xué)副院長(zhǎng)：2013 年 月 日目 錄1 緒論.11.1 設(shè)計(jì)背景.11.2 設(shè)計(jì)目標(biāo).12 四輸入與非門(mén)電路.22.1 電路原

3、理圖.22.2 四輸入與非門(mén)電路仿真觀察波形.22.3 四輸入與非門(mén)電路的版圖繪制.32.4 四輸入與非門(mén)版圖電路仿真觀察波形.42.5 LVS 檢查匹配.5總結(jié).7參考文獻(xiàn).8附錄一：電路原理圖網(wǎng)表.9附錄二：版圖網(wǎng)表.101 緒 論1.1 設(shè)計(jì)背景tanner 是用來(lái) IC 版圖繪制軟件，許多 EDA 系統(tǒng)軟件的電路模擬部分是應(yīng)用 Spice 程序來(lái)完成的，而 tanner 軟件是一款學(xué)習(xí)階段應(yīng)用的版圖繪制軟件，對(duì)于初學(xué)者是一個(gè)上手快，操作簡(jiǎn)單的 EDA 軟件。Tanner 集成電路設(shè)計(jì)軟件是由 Tanner Research 公司開(kāi)發(fā)的基于 Windows平臺(tái)的用于集成電路設(shè)計(jì)的工具軟件

4、。該軟件功能十分強(qiáng)大，易學(xué)易用，包括S-Edit，T-Spice，W-Edit，L-Edit 與 LVS，從電路設(shè)計(jì)、分析模擬到電路布局一應(yīng)俱全。其中的 L-Edit 版圖編輯器在國(guó)內(nèi)應(yīng)用廣泛，具有很高知名度。L-Edit Pro 是 Tanner EDA 軟件公司所出品的一個(gè) IC 設(shè)計(jì)和驗(yàn)證的高性能軟件系統(tǒng)模塊，具有高效率，交互式等特點(diǎn)，強(qiáng)大而且完善的功能包括從 IC 設(shè)計(jì)到輸出，以及最后的加工服務(wù)，完全可以媲美百萬(wàn)美元級(jí)的 IC 設(shè)計(jì)軟件。L-Edit Pro 包含 IC 設(shè)計(jì)編輯器(Layout Editor)、自動(dòng)布線系統(tǒng)(Standard Cell Place & Rout

5、e)、線上設(shè)計(jì)規(guī)則檢查器（DRC） 、組件特性提取器（Device Extractor） 、設(shè)計(jì)布局與電路 netlist 的比較器(LVS)、CMOS Library、Marco Library，這些模塊組成了一個(gè)完整的 IC 設(shè)計(jì)與驗(yàn)證解決方案。L-Edit Pro 豐富完善的功能為每個(gè) IC 設(shè)計(jì)者和生產(chǎn)商提供了快速、易用、精確的設(shè)計(jì)系統(tǒng)。1.2 設(shè)計(jì)目標(biāo)1.用 tanner 軟件中的原理圖編輯器 S-Edit 編輯四輸入與非門(mén)電路原理圖。2.用 tanner 軟件中的 W-Edit 對(duì)四輸入與非門(mén)電路進(jìn)行仿真，并觀察波形。3.用 tanner 軟件中的 L-Edit 繪制四輸入與非門(mén)版

6、圖，并進(jìn)行 DRC 驗(yàn)證。4.用 W-Edit 對(duì)四輸入與非門(mén)的版圖電路進(jìn)行仿真并觀察波形。5.用 tanner 軟件中的 layout-Edit 對(duì)四輸入與非門(mén)進(jìn)行 LVS 檢驗(yàn)觀察原理圖與版圖的匹配程度。2 四輸入與非門(mén)電路2.1 電路原理圖 用 CMOS 實(shí)現(xiàn)四輸入與非門(mén)電路，PMOS 和 NMOS 管進(jìn)行全互補(bǔ)連接方式，柵極相連作為輸入，電路上面是四個(gè) PMOS 并聯(lián)，PMOS 的漏極與下面 NMOS 的漏極相連作為輸出，POMS 管的源極和襯底相連接高電平，NMOS 管的源極與襯底相連接低電平；原理圖如圖 2.1 所示。圖 2.1 四輸入與非門(mén)電路原理圖2.2 與非門(mén)電路仿真觀察波形

7、給四輸入與非門(mén)的輸入加激勵(lì)，高電平為 Vdd=5V，低電平為 Gnd，并添加輸入輸出延遲時(shí)間，進(jìn)行仿真，并輸出波形；波形圖如下圖 2.2 所示。圖 2.2 四輸入與非門(mén)電路輸入輸出波形圖 由波形可以看出，當(dāng)輸入 A,B,C,D 都為高電平時(shí)，輸出低電平；其它情況，也就是只要有一個(gè)零輸出就為高電平。2.3 與非門(mén)電路的版圖繪制用 L-Edit 版圖繪制軟件對(duì)電路進(jìn)行四輸入與非門(mén)電路版圖繪制，同時(shí)進(jìn)行DRC 驗(yàn)證，查看輸出結(jié)果，檢查有無(wú)錯(cuò)誤；版圖和輸出結(jié)果如下圖 2.3 所示。圖 2.3 四輸入與非門(mén)電路版圖2.4 四輸入與非門(mén)版圖仿真觀察波形同四輸入與非門(mén)電路原理圖仿真相同，添加激勵(lì)、電源和地，

8、同時(shí)觀察輸入輸出波形；波形如下圖 2.4 所示。圖 2.4 四輸入與非門(mén)電路版圖輸入輸出波形圖 由波形可以看出，輸入 A,B,C,D 都為高電平時(shí)，輸出低電平；其它情況，也就是只要有一個(gè)零輸出就為高電平。四輸入與非門(mén)電路的版圖仿真波形與原理圖的仿真輸出波形基本一致，并且符合輸入輸出的邏輯關(guān)系，電路的設(shè)計(jì)正確無(wú)誤。2.5 LVS 檢查匹配用 layout-Edit 對(duì)反相器進(jìn)行 LVS 檢查驗(yàn)證，首先添加輸入輸出文件，選擇要查看的輸出，觀察輸出結(jié)果檢查反相器電路原理圖與版圖的匹配程度；輸出結(jié)果如下圖 2.5 所示。圖 2.5 四輸入與非門(mén)電路 LVS 檢查匹配圖總 結(jié) 通過(guò)本次模擬電路版圖課程設(shè)

9、計(jì)，我受益匪淺。不僅鞏固我們已學(xué)的版圖工藝的理論知識(shí)，提高我們電子電路的設(shè)計(jì)水品，而且加強(qiáng)我們綜合分析問(wèn)題和解決問(wèn)題的能力，進(jìn)一步培養(yǎng)我們的實(shí)驗(yàn)技能和動(dòng)手能力，啟發(fā)我們創(chuàng)新意識(shí)及創(chuàng)新思維。在設(shè)計(jì)過(guò)程中我們將理論聯(lián)系實(shí)際，在不斷的改進(jìn)設(shè)計(jì)中提高自己，完善自己的技能，達(dá)到了理論與實(shí)際的真正結(jié)合. 在版圖設(shè)計(jì)的后期，模擬出波形時(shí)，還是遇到了一些困難，可能是因?yàn)橐苿?dòng)文件改變了路徑而出不了波形，但是在老師悉心的指導(dǎo)及同學(xué)的熱情幫助下，我最終找出了問(wèn)題的根源并順利完成設(shè)計(jì).參考文獻(xiàn)1 鐘文耀,鄭美珠.CMOS 電路模擬與設(shè)計(jì)基于 tanner.全華科技圖書(shū)股份有限公司印行,2006.2 劉剛等著.微電子器

10、件與 IC 設(shè)計(jì)基礎(chǔ).第二版.科學(xué)出版社,2009.3Alan Hastings.The Art of Analog Layout.Second Edition.電子工業(yè)出版社.2013附錄一：電路原理圖網(wǎng)表* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 5, 2013 at 08:54:09* Waveform probing be.options probefilename=D:studytannerS-EdittutorialQguang.dat+ probesdbfile=D:studyt

11、annerS-EdittutorialQguang.sdb+ probetopmodule=Module0* Main circuit: Module0M1 Y D N16 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 N16 C N19 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N19 B N22 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 N22 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=

12、24u AS=66p PS=24u M5 Y C Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM6 Y D Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM7 Y B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM8 Y A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u.include D:studytannerTSpice70modelsml2_125.md.tra

13、n/op 2n 500n method=bdf.print tran v(Y) v(A) v(B) v(C) v(D)Vsoue Vdd Gnd 5VsssA A Gnd PULSE (0 5 2n 2n 2n 50n 100n)VsssB B Gnd PULSE (0 5 2n 2n 2n 60n 120n)VsssC C Gnd PULSE (0 5 2n 2n 2n 80n 150n)VsssD D Gnd PULSE (0 5 2n 2n 2n 110n 160n)* End of main circuit: Module0附錄二：版圖網(wǎng)表* Circuit Extracted by

14、Tanner Researchs L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: D:studytannerS-EdittutorialQguang.tdb* Cell: Cell0Version 1.22* Extract Definition File: D:studytannerLEdit90SamplesSPRexample1lights.ext* Extract Date and Time: 07/05/2013 - 08:53.include D:studytannerTSpice70modelsml2_125.md*

15、 Warning: Layers with Unassigned AREA Capacitance.* * * * * * * Warning: Layers with Unassigned FRINGE Capacitance.* * * * * * * * * Warning: Layers with Zero Resistance.* * * * M8 1 10 3 1 PMOS L=2u W=7u * M8 DRAIN GATE SOURCE BULK (62 4.5 64 11.5) M7 3 9 1 1 PMOS L=2u W=7u * M7 DRAIN GATE SOURCE B

16、ULK (54 4.5 56 11.5) M6 1 8 3 1 PMOS L=2u W=7u * M6 DRAIN GATE SOURCE BULK (46 4.5 48 11.5) M5 3 7 1 1 PMOS L=2u W=7u * M5 DRAIN GATE SOURCE BULK (38 4.5 40 11.5) M4 3 10 6 2 NMOS L=2u W=7u * M4 DRAIN GATE SOURCE BULK (62 -23.5 64 -16.5) M3 6 9 5 2 NMOS L=2u W=7u * M3 DRAIN GATE SOURCE BULK (54 -23.

17、5 56 -16.5) M2 5 8 4 2 NMOS L=2u W=7u * M2 DRAIN GATE SOURCE BULK (46 -23.5 48 -16.5) M1 4 7 2 2 NMOS L=2u W=7u * M1 DRAIN GATE SOURCE BULK (38 -23.5 40 -16.5) * Total Nodes: 10* Total Elements: 8* Total Number of Shorted Elements not written to the SPICE file: 0* Extract Elapsed Time: 0 seconds.include D:studytannerTS