基本組合邏輯電路.

1、實(shí)驗(yàn)二 基本組合邏輯電路實(shí)驗(yàn)?zāi)康恼莆战M合邏輯電路的設(shè)計(jì)和測(cè)試方法。掌握利用 MAX+plusII 工具進(jìn)行數(shù)字電路設(shè)計(jì)的基本方法。 學(xué)習(xí)數(shù)字電路實(shí)驗(yàn)中故障查找和排除的方法。二、實(shí)驗(yàn)原理組合邏輯電路是由門(mén)電路組合起來(lái)的電路， 它可實(shí)現(xiàn)較復(fù)雜的邏輯功能， 其基本特征是： 輸出端的邏輯狀態(tài)僅取決于當(dāng)時(shí)的輸入狀態(tài)，而與電路原來(lái)的狀態(tài)無(wú)關(guān)。研究組合邏輯電路有兩類(lèi)問(wèn)題： 已知邏輯圖分析邏輯功能，其步驟為： 已知邏輯圖寫(xiě)邏輯表達(dá)式進(jìn)行邏輯化簡(jiǎn)或變換列真值表判斷邏輯功能。已知邏輯圖測(cè)試輸入、輸出邏輯關(guān)系列真值表判斷邏輯功能。 已知邏輯要求、畫(huà)邏輯圖，其步驟為：已知邏輯要求列真值表寫(xiě)邏輯表達(dá)式進(jìn)行函數(shù)化簡(jiǎn)或變換

2、畫(huà)邏輯電路、實(shí)驗(yàn)內(nèi)容1. 邏輯電路的邏輯關(guān)系 用 7400集成電路，按圖 21 在實(shí)驗(yàn)箱上接線和在計(jì)算機(jī)上仿真，將輸入、輸出的邏輯關(guān)系分別填入表 21 中。ABYZ接線仿真接線仿真00011011表 2 1 邏輯電路的邏輯關(guān)系圖 2 1 邏輯電路原理圖 寫(xiě)出上面電路的邏輯表達(dá)式。2. 設(shè)計(jì)一個(gè)“一致電路”要求：電路有三個(gè)輸入端，一個(gè)輸出端，當(dāng)三個(gè)輸入變量A、B、C 狀態(tài)不一致時(shí)，輸出 F為“ 0”；當(dāng)三個(gè)變量狀態(tài)一致時(shí)，輸出 F為“1”。3. 設(shè)計(jì)一個(gè)一位二進(jìn)制數(shù)全加器。電路有三個(gè)輸入端，分別為被加數(shù) A 、加數(shù) B、低位向高位的進(jìn)位 C，有兩個(gè)輸出 端， S 為和、本位向高位的進(jìn)位為 C1。

3、4. 設(shè)計(jì)一個(gè)四位二進(jìn)制數(shù)為密碼的數(shù)字密碼鎖的控制，當(dāng)開(kāi)鎖控制為高電平時(shí)，如果A1、B1、C1、D1 輸入的密碼與事先設(shè)置的密碼 A0 、B0、C0、D0 一樣時(shí)，開(kāi)鎖燈亮；密碼錯(cuò)誤時(shí)，警報(bào)燈亮。見(jiàn)圖2 2 數(shù)字鎖功能框圖，提示：異或門(mén)的非為同或門(mén)。圖 2-2 數(shù)字密碼鎖控制以上三個(gè)電路用 MAX+plusII 軟件仿真和在實(shí)驗(yàn)箱上接線， 驗(yàn)證設(shè)計(jì)是否正確，在 實(shí)驗(yàn)箱上接線時(shí)只可以使用已提供的集成塊。四、實(shí)驗(yàn)儀器與器件1電子實(shí)驗(yàn)箱2萬(wàn)用表3四 2 輸入與非門(mén) 7400× 1雙 4 輸入與非門(mén) 7420× 1雙 4 輸入與門(mén) 7421 ×1四 2 輸入或門(mén) 7432 ×1四 2 輸入異或門(mén) 7486× 1雙與或非門(mén) 7451× 1五、預(yù)習(xí)要求1預(yù)習(xí)組合邏輯電路的分析和設(shè)計(jì)方法。2熟悉半加器、全加器的工作原理。3熟悉所提供的集成塊的邏輯功能。能靈活運(yùn)用到“全加器”、“一致電路”和“數(shù)字密碼鎖”中。4熟悉 MAX-plusII 軟件中數(shù)字電路的圖形符號(hào)和名稱。六、實(shí)驗(yàn)報(bào)告要求1. 寫(xiě)出實(shí)驗(yàn)?zāi)康?、?nèi)容、基本原理。2. 寫(xiě)出設(shè)計(jì)過(guò)程，包括：邏輯公式的列出、轉(zhuǎn)換（典型原理圖到實(shí)際原理圖的轉(zhuǎn)換過(guò) 程），根據(jù)實(shí)際選擇的集成塊畫(huà)出原理圖，并在原理圖上標(biāo)上接線時(shí)集成塊引腳號(hào)。3. 實(shí)驗(yàn)結(jié)果分