恢復(fù)余數(shù)法定點(diǎn)原碼一位除法器的設(shè)計

1、沈陽航空航天大學(xué)課課 程程 設(shè)設(shè) 計計 報報 告告課程設(shè)計名稱：計算機(jī)組成原理課程設(shè)計計算機(jī)組成原理課程設(shè)計 課程設(shè)計題目：恢復(fù)余數(shù)法定點(diǎn)原碼一位除法器的設(shè)計院（系）：專 業(yè)：班 級：學(xué) 號：姓 名：指導(dǎo)教師：完成日期：2016年1月16日沈陽航空航天大學(xué)課程設(shè)計報告 -0-目目 錄錄第第 1 章章 總體設(shè)計方案總體設(shè)計方案.11.1 設(shè)計原理.11.2 設(shè)計思路.11.3 設(shè)計環(huán)境 .3第第 2 章章 詳細(xì)設(shè)計方案詳細(xì)設(shè)計方案.42.1 頂層方案圖的設(shè)計與實(shí)現(xiàn) .42.1.1 創(chuàng)建頂層圖形設(shè)計文件.42.1.2 器件的選擇與引腳鎖定.52.1.3 編譯、綜合、適配.62.2 功能模塊的設(shè)計與

2、實(shí)現(xiàn) .72.2.1 寄存器模塊的設(shè)計與實(shí)現(xiàn).72.2.2 數(shù)據(jù)選擇器模塊的設(shè)計與實(shí)現(xiàn).92.2.3 補(bǔ)碼器模塊的設(shè)計與實(shí)現(xiàn).142.2.4 加法器模塊的設(shè)計與實(shí)現(xiàn).152.2.5 移位寄存器模塊的設(shè)計與實(shí)現(xiàn).182.3 仿真調(diào)試 .21第第 3 章章 編程下載與硬件測試編程下載與硬件測試.243.1 編程下載.243.2 硬件測試及結(jié)果分析 .24參考文獻(xiàn)參考文獻(xiàn).25附附 錄（電路原理圖）錄（電路原理圖）.26沈陽航空航天大學(xué)課程設(shè)計報告 -0-第 1 章 總體設(shè)計方案1.1 設(shè)計原理設(shè)計原理定點(diǎn)原碼一位除法器的原理是根據(jù)人工進(jìn)行二進(jìn)制除法的規(guī)則：判斷被除數(shù)與除數(shù)的大小，若被除數(shù)小，則上商

3、 0，并在余數(shù)最低位補(bǔ) 0，再用余數(shù)和右移一位的除數(shù)比，若夠除，則上商 1，否則上商 0。然后繼續(xù)重復(fù)上述步驟，直到除盡（即余數(shù)為 0）或已得到的商的位數(shù)滿足精度要求為止。該算方法要求加法器的位數(shù)為除數(shù)位數(shù)的兩倍。另外，上商 0 還是 1 是計算者用觀察比較的辦法確定的，而計算機(jī)只能用做減法判斷結(jié)果的符號為負(fù)還是為正來確定。當(dāng)差為負(fù)時，上商為 0，同時還應(yīng)把除數(shù)再加到差上去，恢復(fù)余數(shù)為原來的正值之后再將其左移一位。若減得的差為 0 或?yàn)檎禃r，就沒有恢復(fù)余數(shù)的操作，上商為 1，余數(shù)左移一位。運(yùn)算規(guī)則： 首先被除數(shù)減去除數(shù)，然后結(jié)果的符號，若為 0，上商 1，然后移位，若為 1，則加上除數(shù)，恢復(fù)

4、余數(shù)，然后移位，然后繼續(xù)重復(fù)減去除數(shù)并判斷商的步驟，直到符合要求的精度。1.2 設(shè)計思路設(shè)計思路課程設(shè)計的要求為：課程設(shè)計的要求為：定點(diǎn)原碼一位除法的計算有恢復(fù)余數(shù)和加減交替兩種算法，商的符號為除數(shù)與被除數(shù)兩符號位的異或值，數(shù)值則為兩數(shù)絕對值相除后的結(jié)果。此設(shè)計方案僅采用恢復(fù)余數(shù)法進(jìn)行設(shè)計。該方案的整體設(shè)計主要包含五個部分，分別是寄存器、數(shù)據(jù)選擇器、補(bǔ)碼器、加法器以及移位寄存器。寄存器：據(jù)選擇器選擇數(shù)據(jù)寄存器：寄存被除數(shù) X 和余數(shù)的其中一個，6 位二進(jìn)制數(shù)（包含 2 位符號位） ，D 觸發(fā)器，上升沿觸發(fā)；除數(shù)寄存器：寄存除數(shù) Y，6 位二進(jìn)制數(shù)（包含 2 位符號位） ，D 觸發(fā)器，上升沿觸發(fā)

5、；余數(shù)寄存器：寄存余數(shù)，6 位二進(jìn)制數(shù)（包含 2 位符號位） ，D 觸發(fā)器，上升沈陽航空航天大學(xué)課程設(shè)計報告 -1-沿觸發(fā)；數(shù)據(jù)選擇器：選擇器 A：“與”門邏輯電路，選擇輸出 0 和除數(shù) Y 的其中一個。當(dāng)輸入低電平時，輸出 0；當(dāng)輸入高電平時，輸出除數(shù) Y；選擇器 B：“與”門邏輯電路，選擇輸出被除數(shù) X 和余數(shù)的其中一個。當(dāng)輸入低電平時，輸出被除數(shù)；當(dāng)輸入高電平時，輸出余數(shù)；補(bǔ)碼器：將除數(shù) Y 的 4 位有效二進(jìn)制數(shù)取反加一，求其Y補(bǔ)；加法器：加法器 A：將數(shù)據(jù)選擇器選擇數(shù)據(jù)寄存器中的值和Y補(bǔ)求和，判斷結(jié)果正負(fù)，決定上商 0 還是上商 1；加法器 B：若加法器 A 中的結(jié)果為負(fù)，將結(jié)果加除

6、數(shù) Y，恢復(fù)余數(shù)；移位寄存器:移位寄存器：實(shí)現(xiàn)移位功能，將被除數(shù)左移；商移位寄存器：寄存每一次計算所得的商，依次左移得到最終結(jié)果商。課程設(shè)計的思路為：課程設(shè)計的思路為：恢復(fù)余數(shù)法定點(diǎn)原碼一位除法器的底層、頂層的設(shè)計都采用原理圖設(shè)計輸入方式，經(jīng)編譯、調(diào)試后形成*.bit 文件并下載到 FPGA XCV200 可編程邏輯芯片中，經(jīng)硬件測試驗(yàn)證設(shè)計的正確性。其原理框圖如圖 1.1 所示。沈陽航空航天大學(xué)課程設(shè)計報告 -2-除除數(shù)數(shù)寄寄存存器器數(shù)數(shù)據(jù)據(jù)選選擇擇器器B B余余數(shù)數(shù)寄寄存存器器數(shù)數(shù)據(jù)據(jù)選選擇擇器器A A商商移移位位寄寄存存器器移移位位寄寄存存器器加加法法器器B B加加法法器器A A數(shù)數(shù)據(jù)據(jù)

7、選選擇擇器器寄寄存存器器求求補(bǔ)補(bǔ)器器0 0圖圖 1.1 恢復(fù)余數(shù)法除法器的原理框圖恢復(fù)余數(shù)法除法器的原理框圖 1.3 設(shè)計環(huán)境設(shè)計環(huán)境（1）硬件環(huán)境）硬件環(huán)境偉福 COP2000 型計算機(jī)組成原理實(shí)驗(yàn)儀沈陽航空航天大學(xué)課程設(shè)計報告 -3-（2）EDA 環(huán)境環(huán)境Xilinx Foundation F3.1 設(shè)計工具、COP2000 仿真軟件。第 2 章 詳細(xì)設(shè)計方案2.1 頂層方案圖的設(shè)計與實(shí)現(xiàn)頂層方案圖的設(shè)計與實(shí)現(xiàn)設(shè)計采用自上而下的設(shè)計方法，頂層方案圖實(shí)現(xiàn)恢復(fù)余數(shù)法定點(diǎn)原碼一位除法器的邏輯功能，采用原理圖設(shè)計輸入方式完成，電路實(shí)現(xiàn)基于 FPGA XV200 可編程邏輯芯片。在完成原理圖的功能設(shè)

8、計后，把輸入/輸出信號安排到 FPGA XV200 指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定。2.1.1 創(chuàng)建頂層圖形設(shè)計文件創(chuàng)建頂層圖形設(shè)計文件頂層圖形文件主要由三個寄存器模塊（U2、U5、U7） 、兩個數(shù)據(jù)選擇器模塊、一個補(bǔ)碼器模塊、兩個加法器模塊以及兩個移位寄存器模塊組裝而成的一個完整的設(shè)計實(shí)體?？衫?Xilinx Foundation F3.1 模塊實(shí)現(xiàn)頂層圖形文件的設(shè)計，頂層圖形文件結(jié)構(gòu)如圖 2.1 所示。沈陽航空航天大學(xué)課程設(shè)計報告 -4- 圖圖 2.1 頂層圖形文件結(jié)構(gòu)圖頂層圖形文件結(jié)構(gòu)圖 2.1.2 器件的選擇與引腳鎖定器件的選擇與引腳鎖定（1）器件的選擇由于硬件設(shè)計環(huán)境是基于偉福

9、 COP2000 型計算機(jī)組成原理實(shí)驗(yàn)儀和 FPGA XV200 實(shí)驗(yàn)板，故采用的目標(biāo)芯片為 Xlinx FPGA XV200 可編程邏輯芯片。（2）引腳鎖定把頂層圖形文件中的輸入/輸出信號安排到 Xlinx FPGA XV200 芯片指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定，各信號及 Xlinx FPGA XV200 芯片引腳對應(yīng)關(guān)系如表 2.1 所示。元件符號中的輸入元件符號中的輸入/輸出信號輸出信號FPGA 芯片引腳芯片引腳A5P81A4P82A3P84A2P85沈陽航空航天大學(xué)課程設(shè)計報告 -5-A1P86A0P87CLKP213SP73B5P96B4P97B3P100B2P101B1P10

10、2B0P103OUT5P178/P217OUT4P184/P218OUT3P185/P220OUT2P203/P221OUT1P111/P222OUT0P110/P223S3P108/P231S2P109/P232S1P124/P234S0P125/P235表表 2.1 信號和芯片引腳對應(yīng)關(guān)系信號和芯片引腳對應(yīng)關(guān)系2.1.3 編譯、綜合、適配編譯、綜合、適配利用 Xilinx FoundationF3.1 編譯器對頂層圖形文件進(jìn)行編譯、綜合、優(yōu)化、邏輯分割、適配和布線，生成可供時序仿真的文件和器件下載編程文件。沈陽航空航天大學(xué)課程設(shè)計報告 -6-2.2 功能模塊的設(shè)計與實(shí)現(xiàn)功能模塊的設(shè)計與實(shí)現(xiàn)

11、定點(diǎn)原碼一位除法器（恢復(fù)余數(shù)）的底層圖形文件是由 10 個模塊組裝而成的一個完整的設(shè)計實(shí)體?？衫?Xilinx Foundation F3.1 ECS 模塊實(shí)現(xiàn)底層圖形文件的設(shè)計，底層模塊包括三個寄存器模塊、兩個數(shù)據(jù)選擇器模塊、一個補(bǔ)碼器模塊、兩個加法器模塊以及兩個移位寄存器模塊，由 Xilinx FPGA XV200 可編程邏輯芯片分別實(shí)現(xiàn)。2.2.1 寄存器模塊的設(shè)計與實(shí)現(xiàn)寄存器模塊的設(shè)計與實(shí)現(xiàn) (1)創(chuàng)建寄存器原理圖創(chuàng)建寄存器原理圖內(nèi)部主要用到 D 觸發(fā)器，當(dāng)上升沿到來時，輸出與 D 端相同值，下降沿時，保持?jǐn)?shù)值不變，實(shí)現(xiàn)寄存功能。其原理圖如圖 2.2 所示。沈陽航空航天大學(xué)課程設(shè)計報

12、告 -7-圖圖 2.2 寄存器原理圖寄存器原理圖(2)創(chuàng)建元件圖形創(chuàng)建元件圖形 為了能在圖形編輯器（原理圖設(shè)計輸入方式）中調(diào)用此芯片，需要為 A1芯片創(chuàng)建一個元件圖形，可用 Xilinx Foundation F3.1 編譯器的 Create Symbol 模塊實(shí)現(xiàn)，CLOCK 為控制端,B0B5 為輸入端，F(xiàn)0F5 為輸出端。其元件圖形如圖 2.3 所示。圖圖 2.3 寄存器元件圖形符號寄存器元件圖形符號(3)功能仿真功能仿真對創(chuàng)建的寄存器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用 Xilinx Foundation F3.1 編譯器 Simulator 模塊實(shí)現(xiàn)。其仿真圖如圖 2.4 所示

13、。沈陽航空航天大學(xué)課程設(shè)計報告 -8-圖圖 2.4 寄存器仿真圖寄存器仿真圖2.2.2 數(shù)據(jù)選擇器模塊的設(shè)計與實(shí)現(xiàn)數(shù)據(jù)選擇器模塊的設(shè)計與實(shí)現(xiàn)1.選擇器選擇器 A（選擇輸出（選擇輸出 0 和除數(shù)和除數(shù) Y）(1)創(chuàng)建選擇器模塊原理圖創(chuàng)建選擇器模塊原理圖 選擇器內(nèi)部主要由與門構(gòu)成，控制信號分別與各輸入數(shù)據(jù)相與，因此當(dāng)控制信號為電平時，輸出都為 0，當(dāng)控制信號為高電平時，輸出為輸入數(shù)據(jù)。其原理圖如圖 2.5 所示。沈陽航空航天大學(xué)課程設(shè)計報告 -9-圖圖 2.5 選擇器模塊原理圖選擇器模塊原理圖(2)創(chuàng)建元件圖形創(chuàng)建元件圖形 H0H5 為輸入端，F(xiàn)0F5 為輸出端，C 為控制端。其元件圖如圖 2.6

14、 所示。圖圖 2.6 選擇器模塊元件圖形符號選擇器模塊元件圖形符號 (3)功能仿真功能仿真沈陽航空航天大學(xué)課程設(shè)計報告 -10-對創(chuàng)建的選擇器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用 Xilinx Foundation F3.1 編譯器 Simulator 模塊實(shí)現(xiàn)。仿真結(jié)果如圖 2.7 所示。圖圖 2.7 選擇器模塊仿真圖選擇器模塊仿真圖2.數(shù)據(jù)選擇器數(shù)據(jù)選擇器 B（二選一數(shù)據(jù)選擇器：選擇輸出被除數(shù)（二選一數(shù)據(jù)選擇器：選擇輸出被除數(shù) X 和余數(shù)）和余數(shù)）(1)創(chuàng)建二選一數(shù)據(jù)選擇器原理圖創(chuàng)建二選一數(shù)據(jù)選擇器原理圖二選一數(shù)據(jù)選擇器內(nèi)部主要利用六個二選一芯片，當(dāng)控制信號為高電平時，選擇 B，輸出

15、 B 中數(shù)據(jù)；當(dāng)控制信號為低電平時，選擇 A，輸出為 A 中數(shù)據(jù)。其原理圖如圖 2.8 所示。沈陽航空航天大學(xué)課程設(shè)計報告 -11-圖圖 2.8 二選一數(shù)據(jù)選擇器原理圖二選一數(shù)據(jù)選擇器原理圖其中，數(shù)據(jù)選擇器邏輯框圖如圖 2.9 所示。圖圖 2.9 二選一數(shù)據(jù)選擇器邏輯框圖二選一數(shù)據(jù)選擇器邏輯框圖沈陽航空航天大學(xué)課程設(shè)計報告 -12-(2)創(chuàng)建元件圖形創(chuàng)建元件圖形A、B、A0A5、B0B5 為輸入端，S、C0C5 為輸出端，CO 為控制端。其元件圖如圖 2.10 所示。圖圖 2.10 二選一數(shù)據(jù)選擇器元件圖形符號二選一數(shù)據(jù)選擇器元件圖形符號 (3)功能仿真功能仿真對創(chuàng)建的二選一數(shù)據(jù)選擇器模塊進(jìn)行

16、功能仿真，驗(yàn)證其功能的正確性，可用Xilinx Foundation F3.1 編譯器 Simulator 模塊實(shí)現(xiàn)。仿真結(jié)果如圖 2.11 所示。沈陽航空航天大學(xué)課程設(shè)計報告 -13-圖圖 2.11 二選一數(shù)據(jù)選擇器仿真圖二選一數(shù)據(jù)選擇器仿真圖2.2.3 補(bǔ)碼器模塊的設(shè)計與實(shí)現(xiàn)補(bǔ)碼器模塊的設(shè)計與實(shí)現(xiàn)(1)創(chuàng)建補(bǔ)碼器原理圖創(chuàng)建補(bǔ)碼器原理圖圖圖 2.12 補(bǔ)碼器模塊原理圖補(bǔ)碼器模塊原理圖沈陽航空航天大學(xué)課程設(shè)計報告 -14-補(bǔ)碼器模塊內(nèi)部用到了一個 ADD4 芯片，以對除數(shù) Y 求其Y補(bǔ),通過對輸入的二進(jìn)制數(shù)的四位有效數(shù)字實(shí)行取反加 1 操作。其原理圖如圖 2.12 所示。(2)創(chuàng)建元件圖形創(chuàng)建

17、元件圖形 Y0Y3 為輸入端，B0B3 為輸出端。其圖形如圖 2.13 所示。圖圖 2.13 補(bǔ)碼器模塊元件圖形符號補(bǔ)碼器模塊元件圖形符號 (3 功能仿真功能仿真對創(chuàng)建的補(bǔ)碼器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用 Xilinx Foundation F3.1 編譯器 Simulator 模塊實(shí)現(xiàn)，Y3 為高位，B3 也為高位。仿真結(jié)果如圖 2.14 所示。圖圖 2.14 補(bǔ)碼器模塊仿真圖補(bǔ)碼器模塊仿真圖2.2.4 加法器模塊的設(shè)計與實(shí)現(xiàn)加法器模塊的設(shè)計與實(shí)現(xiàn)(1)創(chuàng)建加法器原理圖創(chuàng)建加法器原理圖沈陽航空航天大學(xué)課程設(shè)計報告 -15-加法器內(nèi)部主要用到 ADDS 加法芯片以及一些與非門，先

18、將輸入的六位二進(jìn)制數(shù)轉(zhuǎn)換成八位，即在高位加兩個零，然后進(jìn)行加法運(yùn)算。最后，將得到的數(shù)據(jù)輸出低六位。其原理圖如圖 2.15 所示。圖圖 2.15 加法器原理圖加法器原理圖(2)創(chuàng)建元件圖形創(chuàng)建元件圖形為了能在圖形編輯器（原理圖設(shè)計輸入方式）中調(diào)用此芯片，需要為 FPGA XV200 芯片創(chuàng)建一個元件圖形，可用 Xilinx Foundation F3.1 編譯器的 Create Symbol 模塊實(shí)現(xiàn)，A0A5、B0B5 是輸入端，S0S5 是輸出端。其元件圖形如圖2.16 所示。沈陽航空航天大學(xué)課程設(shè)計報告 -16-圖圖 2.16 加法器元件圖形符號加法器元件圖形符號 (3)功能仿真功能仿真對

19、創(chuàng)建的加法器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用 Xilinx Foundation F3.1 編譯器 Simulator 模塊實(shí)現(xiàn)。仿真結(jié)果如圖 2.17 所示。沈陽航空航天大學(xué)課程設(shè)計報告 -17-圖圖 2.17 加法器仿真圖加法器仿真圖2.2.5 移位寄存器模塊的設(shè)計與實(shí)現(xiàn)移位寄存器模塊的設(shè)計與實(shí)現(xiàn)1.移位寄存器移位寄存器(1)創(chuàng)建移位寄存器原理圖創(chuàng)建移位寄存器原理圖 移位寄存器內(nèi)部主要用到了與門和非門，依次將數(shù)據(jù)從低位傳給高位，最低位補(bǔ)零。其原理圖如圖 2.18 所示。圖圖 2.18 移位寄存器原理圖移位寄存器原理圖(2)創(chuàng)建元件圖形創(chuàng)建元件圖形沈陽航空航天大學(xué)課程設(shè)計報告 -1

20、8-圖 2.19 移位寄存器元件圖形符號為了能在圖形編輯器（原理圖設(shè)計輸入方式）中調(diào)用此芯片，需要為 YIWEI芯片創(chuàng)建一個元件圖形，可用 Xilinx Foundation F3.1 編譯器的 Create Symbol 模塊實(shí)現(xiàn)，A0A4 是輸入端，B0B5 是輸出端。其元件圖形如圖 2.19 所示。 (3)功能仿真功能仿真對創(chuàng)建的移位寄存器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用 Xilinx Foundation F3.1 編譯器 Simulator 模塊實(shí)現(xiàn)。仿真結(jié)果如圖 2.20 所示。圖圖 2.20 移位寄存器仿真圖移位寄存器仿真圖2.商移位寄存器商移位寄存器(1)創(chuàng)建商移位寄

21、存器原理圖創(chuàng)建商移位寄存器原理圖商移位寄存器內(nèi)部主要用到了 D 觸發(fā)器，CLK 信號依次到達(dá)上升沿時促使D 觸發(fā)器工作，依次將后一位數(shù)據(jù)傳遞給前一位。其原理圖如圖 2.21 所示。沈陽航空航天大學(xué)課程設(shè)計報告 -19-圖圖 2.21 商移位寄存器原理圖商移位寄存器原理圖(2)創(chuàng)建元件圖形創(chuàng)建元件圖形 為了能在圖形編輯器（原理圖設(shè)計輸入方式）中調(diào)用此芯片，需要為SHANGYIWEIJICUN 芯片創(chuàng)建一個元件圖形，可用 Xilinx foundation F3.1 編譯器的 Create Symbol 模塊實(shí)現(xiàn)，CLK 為控制端，C 是輸入端，Q0Q3 是輸出端。其元件圖如圖 2.22 所示。圖

22、圖 2.22 商移位寄存器元件圖形符號商移位寄存器元件圖形符號 (3)功能仿真功能仿真對創(chuàng)建的商移位寄存器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用Xilinx Foundation F3.1 編譯器 Simulator 模塊實(shí)現(xiàn)。仿真結(jié)果如圖 2.23 所示。圖圖 2.23 商移位寄存器仿真圖商移位寄存器仿真圖沈陽航空航天大學(xué)課程設(shè)計報告 -20-2.3 仿真調(diào)試仿真調(diào)試仿真調(diào)試主要驗(yàn)證設(shè)計電路邏輯功能、時序的正確性，本設(shè)計中主要采用功能仿真方法對設(shè)計的電路進(jìn)行仿真。（1）建立仿真波形文件及仿真信號選擇）建立仿真波形文件及仿真信號選擇功能仿真時，首先建立仿真波形文件，選擇仿真信號，對選定的輸

23、入信號設(shè)置參數(shù)，選定的仿真信號和設(shè)置的參數(shù)如表 2.2 所示。(2)功能仿真結(jié)果與分析功能仿真結(jié)果與分析功能仿真波形結(jié)果如圖 2.24 所示，與表 2.2 的內(nèi)容進(jìn)行對比，可以看出功能仿真結(jié)果是正確的，進(jìn)而說明電路設(shè)計的正確性。輸輸 入入 信信 號號輸輸 出出 信信 號號A50OUT50A40OUT40A30OUT30A20OUT20A11OUT10A00OUT00B50S30B40S21B31S10B20S01B11B00S先 0 后 1CLK脈沖信號沈陽航空航天大學(xué)課程設(shè)計報告 -21-表表 2.2 仿真信號選擇和參數(shù)設(shè)定仿真信號選擇和參數(shù)設(shè)定圖 2.24 功能仿真波形結(jié)果表表 2.32.

24、3 仿真信號相關(guān)參數(shù)表仿真信號相關(guān)參數(shù)表（2）功能仿真結(jié)果與分析）功能仿真結(jié)果與分析仿真結(jié)果分別如圖 2.15、所示。)(a)(b)(c沈陽航空航天大學(xué)課程設(shè)計報告 -22-)(a )(b )(c圖圖 2.15 功能仿真波形結(jié)果功能仿真波形結(jié)果由表 2.3 和圖 2.15 所示信息對比可知，多組仿真都完全正確，說明本設(shè)計能實(shí)現(xiàn)補(bǔ)碼一位乘法計算功能。沈陽航空航天大學(xué)課程設(shè)計報告 -23-第 3 章 編程下載與硬件測試3.1 編程下載編程下載利用 COP2000 仿真軟件的編程下載功能，將得到.bit 文件下載到 XCV200 實(shí)驗(yàn)板的 XCV200 可編程邏輯芯片中。3.2 硬件測試及結(jié)果分析硬

25、件測試及結(jié)果分析利用 FPGA XV200 實(shí)驗(yàn)板進(jìn)行硬件功能測試。恢復(fù)余數(shù)法定點(diǎn)原碼一位除法器的輸入數(shù)據(jù)通過 FPGA XV200 實(shí)驗(yàn)板的輸入開關(guān)實(shí)現(xiàn)，輸出數(shù)據(jù)通過 FPGA XV200 實(shí)驗(yàn)板的數(shù)碼顯示管和發(fā)光二極管實(shí)現(xiàn)，其對應(yīng)關(guān)系如表 3.1 所示。FPGA芯片引腳信號芯片引腳信號FPGA實(shí)驗(yàn)板實(shí)驗(yàn)板輸入A0A5K1輸入B0B5K0控制信號SK2脈沖信號CLKCLOCK輸出 OUT0OUT5S0/A0A5輸出 S0S3S1/B0B3表表 3.1 FPGA 實(shí)驗(yàn)板信號對應(yīng)關(guān)系實(shí)驗(yàn)板信號對應(yīng)關(guān)系利用表 2.2 中的輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個測試輸出結(jié)果，即用 FPGA XV200 實(shí)驗(yàn)板的開關(guān) K1、K0、K2 輸入數(shù)據(jù)，同時觀察數(shù)碼顯示管和發(fā)光二極管顯示結(jié)果，得到如圖 3.1 所示的硬件測試結(jié)果。通過觀察和比較，發(fā)現(xiàn)圖 3.1 輸出結(jié)果和表 2.2 輸出結(jié)果相符合，說明編程下載后硬件測試結(jié)果是正確的，所以該電路設(shè)計正確。沈陽航空航天大學(xué)課程設(shè)計報告 -24-圖圖 3.1 硬件測試結(jié)果。硬件測試結(jié)果。參考文獻(xiàn) 1 曹昕燕. EDA 技術(shù)實(shí)驗(yàn)與課程設(shè)計M.北京：清華大學(xué)出版社，2006