基于VHDL語言的QPSK調(diào)制與解調(diào)的實現(xiàn)

1、 畢 業(yè) 設(shè) 計（論 文）題目： 基于VHDL語言的QPSK調(diào)制與解調(diào)的實現(xiàn)年 月 日畢業(yè)設(shè)計（論文）原創(chuàng)性聲明本人鄭重聲明：所提交的畢業(yè)設(shè)計（論文），是本人在導(dǎo)師指導(dǎo)下，獨立進(jìn)行研究工作所取得的成果。除文中已注明引用的內(nèi)容外，本畢業(yè)設(shè)計（論文）不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫過的作品成果。對本研究做出過重要貢獻(xiàn)的個人和集體，均已在文中以明確方式標(biāo)明并表示了謝意。 論文作者簽名： 日期： 年 月 日學(xué)位論文版權(quán)使用授權(quán)書 本學(xué)位論文作者完全了解學(xué)校有關(guān)保障、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向有關(guān)學(xué)位論文管理部門或機構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。本人授權(quán)省級

2、優(yōu)秀學(xué)士學(xué)位論文評選機構(gòu)將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。本學(xué)位論文屬于1、保密，在_年解密后適用本授權(quán)書。 2、不保密。（請在以上相應(yīng)方框內(nèi)打“”）論文作者簽名： 日期： 年 月 日導(dǎo)師簽名： 日期： 年 月 日山東英才學(xué)院2015屆本科生畢業(yè)設(shè)計（論文）目 錄摘 要IAbstractII1 緒論11.1 數(shù)字調(diào)制解調(diào)技術(shù)11.2 研究內(nèi)容及意義12 MPSK的調(diào)制原理22.1 二進(jìn)制移相鍵控（BPSK）22.2 MPSK調(diào)制與解調(diào)的原理22.3 QPSK調(diào)制原理33 系統(tǒng)設(shè)計53.1 QPSK調(diào)制系統(tǒng)53.

3、1.1 成型濾波器53.1.2 QPSK信號的載波調(diào)制53.1.3 QPSK的星座圖53.2 調(diào)制解調(diào)設(shè)計63.2.1 QPSK調(diào)制原理63.2.2 QPSK調(diào)制電路框圖63.2.3 QPSK解調(diào)原理73.2.4 QPSK解調(diào)電路框圖84 系統(tǒng)實現(xiàn)94.1 硬件描述性語言94.2 軟件開發(fā)工具104.3 調(diào)制模塊104.2 解調(diào)模塊105 程序?qū)崿F(xiàn)與仿真125.1 工程的建立125.2 調(diào)制程序仿真135.3 解調(diào)程序仿真15結(jié)論18參考文獻(xiàn)19附錄22山東英才學(xué)院2015屆本科生畢業(yè)設(shè)計（論文） 基于VHDL語言的QPSK調(diào)制與解調(diào)的實現(xiàn)摘 要：隨著當(dāng)今世界信息化的飛速發(fā)展，各國對通信行業(yè)都

4、加大了支持。以及當(dāng)前我國3G、4G行業(yè)正蓬勃發(fā)展，國家又是倡導(dǎo)三網(wǎng)融合。各運營商都在積極擴展自己的業(yè)務(wù)?？蛻魧ζ涠砸簿陀辛烁叩囊蟆⒏叩馁|(zhì)量。調(diào)制解調(diào)技術(shù)在信息的傳遞中起著非常重要的作用，是通信的的基本構(gòu)成和核心要素。通信是為了給雙方或多方傳遞信息，所以衡量通信的好壞，要看接收的準(zhǔn)確率和速度，并且有著高的準(zhǔn)確性（低誤碼率）和可靠性。因為QPSK調(diào)制系統(tǒng)的誤碼率相對低一些，而且它的傳輸速率較高，有明顯的解調(diào)優(yōu)勢，所以在移動或者其他通信系統(tǒng)里面，廣泛地使用了QPSK系統(tǒng)，所以其調(diào)制與解調(diào)技術(shù)比較重要。本論文要實現(xiàn)的系統(tǒng)是基于FPGA硬件系統(tǒng)的，運用VHDL語言進(jìn)行編寫程序，從而實現(xiàn)QPSK（

5、四進(jìn)制相移鍵控）調(diào)制解調(diào)的功能，而且對整個QPSK系統(tǒng)做出了時序波形的仿真。通過得到的仿真時序圖的仿真結(jié)果可以更清楚的了解到QPSK調(diào)制與解調(diào)的原理，可以驗證本論文是正確的，而且具有可實用性。關(guān)鍵詞：QPSK；調(diào)制解調(diào)；VHDL；誤碼率3The realization of QPSK modulation and demodulation based on VHDLAbstract: With the rapid development of today's world the informationization, countries are increased the suppor

6、t for the communications industry. And the current China's 3G, 4G industry is booming, countries and advocate the triple play. The operators are actively expanding their business. Customers for its also have higher requirements, higher quality. Demodulation technology is a basic and core of sign

7、al transmission, good communication can quickly and accurately convey customer information, and has a high accuracy (Low bit error rate) and reliability. QPSK demodulation technology with its high rate of demodulation, low bit error rate, is widely used in the field of CDMA.This paper design is base

8、d on FPGA, using VHDL hardware description language programming to realize the QPSK (quaternary phase shift keying) modulation demodulation function, and to the whole QPSK system timing simulation, simulation sequence diagram. The simulation results show that the validity and feasibility of the desi

9、gn, more clear understanding to the principle of QPSK demodulation.Key words: QPSK; Modulator and demodulator; VHDL; Bit error rate21 緒論1.1 數(shù)字調(diào)制解調(diào)技術(shù)數(shù)字調(diào)制技術(shù)，使在有限的帶寬內(nèi)的高速數(shù)據(jù)傳輸能夠?qū)崿F(xiàn)，雖然調(diào)制技術(shù)最開始的發(fā)展是起始于模擬信號調(diào)制技術(shù)的，但隨著數(shù)字通信的發(fā)展，在可靠性方面，和模擬調(diào)制相比有了很大的提高。數(shù)字調(diào)制信號，也被稱為鍵控調(diào)制信號，其載波特征包括三個變量：頻率，相位和幅度?；鶐盘栍捎诟鞣N因素，不適合在信道中傳輸，所以需要另外

10、添加信號，稱為載波，它也是余弦信號，具有幅度、相位和頻率變化特征，而使基帶信號的這三項特征相對于載波變化，這就是調(diào)制過程。數(shù)字調(diào)制技術(shù)對應(yīng)于基帶傳輸和頻帶傳輸，根據(jù)要把基帶信號轉(zhuǎn)變成信號的進(jìn)制的不同，又可以把調(diào)制統(tǒng)細(xì)分成兩種方式，他們分別是二進(jìn)制的數(shù)字調(diào)制方式和（M進(jìn)制）多進(jìn)制的數(shù)字調(diào)制方式 。在調(diào)制系統(tǒng)中通常見到的二進(jìn)制的調(diào)制方式有：二進(jìn)制頻移鍵控(2FSK)、二進(jìn)制移相鍵控(BPSK) 等，此外，常見的多進(jìn)制的調(diào)制方式包括：QPSK、MQAM等，MQAM調(diào)制是指正交幅度調(diào)制。之所有要進(jìn)行多進(jìn)制調(diào)制，和二進(jìn)制調(diào)制相比，是因為這種調(diào)制方式能夠更好地利用頻帶，而在工程中運用最多的一種調(diào)制方式是Q

11、PSK（4PSK四進(jìn)制移相鍵控）1。1.2 研究內(nèi)容及意義數(shù)字調(diào)制解調(diào)技術(shù)在現(xiàn)代通信技術(shù)具有十分重要的意義，特別是在數(shù)字通信中，也有著非常重要的作用。而在當(dāng)今的通信行業(yè)的發(fā)展中，數(shù)字通信技術(shù)不僅僅限制于DSP、嵌入式系統(tǒng)了，現(xiàn)在經(jīng)常的出現(xiàn)FPGA，利用FPGA進(jìn)行數(shù)字通信的實現(xiàn)，這是現(xiàn)代通信飛速發(fā)展的一大特征，具有必然性。數(shù)字調(diào)制技術(shù)將不適合在信道中傳輸?shù)亩M(jìn)制符號信息進(jìn)行轉(zhuǎn)變成適合傳輸?shù)男畔?，所以為了實現(xiàn)這一目的，就必須使用濾波器，使其轉(zhuǎn)變成適合傳輸，和信道特點匹配的波形，為了達(dá)到更好的傳輸，這是數(shù)字調(diào)制技術(shù)的目的。所以，數(shù)字調(diào)制與解調(diào)技術(shù)是通信發(fā)展的關(guān)鍵因素，它的進(jìn)步與發(fā)展在數(shù)字通信技術(shù)中

12、有著十分重要的作用。數(shù)字信號對載波的調(diào)制方法類似于模擬信號對載波的調(diào)制方式。相移鍵控利用載波的相位調(diào)節(jié)基帶信號2，這種載波相位調(diào)制的方法，使基帶信號按照一定的規(guī)律進(jìn)行跳變。現(xiàn)代的數(shù)字通信系統(tǒng)中，誤碼率和抗噪聲的性能是判斷一個通信系統(tǒng)優(yōu)劣的依據(jù)，因為PSK系統(tǒng)和ASK系統(tǒng)相比，在抗噪聲的性能方面具有明顯的優(yōu)勢，雖然FSK系統(tǒng)隨著M的增加，系統(tǒng)各方面的性能明顯增強，但是FSK系統(tǒng)占用頻帶范圍太寬，頻帶利用率很低，而PSK在滿足良好性能的前提下，和FSK系統(tǒng)相比較，PSK系統(tǒng)有很高的頻帶利用率。所以，在中、高速的數(shù)字通信系統(tǒng)中MPSK能夠得到廣泛的使用。本文中所描述的是QPSK系統(tǒng)設(shè)計以及基帶信號的

13、調(diào)制，并調(diào)節(jié)輸出QPSK信號的過程，它是基于FPGA的。QPSK系統(tǒng)的調(diào)制功能和解調(diào)功能的實現(xiàn)過程是運用VHDL語言進(jìn)行編寫譯碼。在QUARTUS II9.0下進(jìn)行了調(diào)制與解調(diào)程序的編譯，并進(jìn)行了時序波形仿真。其仿真結(jié)果正確性體現(xiàn)了本設(shè)計的可行性。2 MPSK的調(diào)制原理2.1 二進(jìn)制移相鍵控（BPSK）二進(jìn)制數(shù)字序列隨機列控制二進(jìn)制相移鍵控載波信號的調(diào)制方法是二進(jìn)制移相鍵控（BPSK），有時用2PSK表示。接下來進(jìn)一步分析對二進(jìn)制移相鍵控（BPSK），它的載波的相位有和兩種，就是分別用數(shù)字1和0來表示。其表達(dá)式如下所示：其中，表示二進(jìn)制隨機序列，在理想信道下BPSK的最佳接收是采用的帶通匹配濾

14、波器或者相關(guān)解調(diào)器進(jìn)行解調(diào)的，并進(jìn)行最佳檢測的。實際的信道傳輸通常是在限帶的加性高斯白噪聲信道條件下，通常采用相干解調(diào)的方法進(jìn)行解調(diào)，即匹配濾波器的相干解調(diào)。2.2 MPSK調(diào)制與解調(diào)的原理M進(jìn)制的移相鍵控調(diào)制又被稱為M進(jìn)制數(shù)字相位調(diào)制，都可以指代為MPSK和MDPSK兩種調(diào)制方式，它們屬于MPSK，根據(jù)相鄰的信息符號的是否有聯(lián)系，劃分為絕對相位調(diào)制和相對相位調(diào)制，它們是二進(jìn)制調(diào)制的延伸。M進(jìn)制移相鍵控的原理是根據(jù)不同的載波的相位，即由多種相位代表不同的信息的方法。 設(shè)載波為，對基帶信號進(jìn)行調(diào)制分析，則MPSK調(diào)制信號的表達(dá)式如下所示： 其中，是高度、寬帶分別為為1、Tb的矩形窗函數(shù)，代表的是

15、進(jìn)制中的一個碼元的時間間隔，是第n個碼元的相位，對于二進(jìn)制，即（）bit碼元的持續(xù)時間有M種不同的取值3。設(shè)： ，由上分析，可簡化為： ，所以，MPSK信號能夠看成是將基帶信號分成兩路，然后分別進(jìn)行MASK(M進(jìn)制振幅鍵控)調(diào)制，最后將得到的兩路MASK信號進(jìn)行相疊加得到。在MPSK的工程設(shè)計，通常產(chǎn)生信號所采用調(diào)制方法是正交的。實際調(diào)制圖如圖2-1所示：串/并變 換二進(jìn)制序列單/雙極性變換單/雙極性變換I(t)Q(t)ba移相90°cos2ftMPSK信號圖2-1 正交調(diào)制MPSK信號MPSK信號的解調(diào)可以使用類似于BPSK信號的相干解調(diào)方法進(jìn)行解調(diào)。這是由于MPSK信號能夠看作是

16、將兩個信號合成的，它們是兩路正交的信號4。 MPSK信號相干解調(diào)器的原理是把MPSK信號分為兩路，各自和兩個相互正交的相干載波相乘，在QPSK調(diào)制中通常利用和同相位的正余弦相乘，然后再從解調(diào)出來的信號中分離出信號的兩個低頻分量a和b，最后通過并/串變換，就可以實現(xiàn)恢復(fù)原始的二進(jìn)制數(shù)字基帶信號，可以認(rèn)為是上述調(diào)制過程的逆過程。在實踐中，MPSK信號的最佳接收機框圖如下圖所示：輸出聯(lián)合判決圖2-2 MPSK最佳接收機框圖2.3 QPSK調(diào)制原理四相移相鍵控（QPSK）調(diào)制具有頻譜特性好、抗干擾性能強等突出優(yōu)點，并且因為其傳輸速率高、頻譜利用率高，從而在很多領(lǐng)域得到了廣泛采用，例如廣播、移動通信、衛(wèi)

17、星電視等。QPSK調(diào)制，是一種特殊的MPSK的調(diào)制，即當(dāng)取M=4的時候5。QPSK是用四種不同的相位來表示二進(jìn)制數(shù)字信息序列的。首先，將輸入的二進(jìn)制數(shù)字序列進(jìn)行串/并轉(zhuǎn)換變成兩路并行信號，即將每比特的二進(jìn)制信息合并為一組，然后再用4種不同的載波相位來表示它們。例如，設(shè)輸入二進(jìn)制隨機序列為10110110，為了能夠分別用4種不同的相位去表示它們，則可以把它們兩兩分組，可得10，1l，01，10。最后，分別表示每一種載波相位，所以，每個四進(jìn)制碼元是由2bit信息組成的，并且每2bit信息表示一種載波的相位6。有上述分析可知，由兩個BPSK信號經(jīng)過轉(zhuǎn)變疊加，可以合成產(chǎn)生QPSK信號，所以QPSK調(diào)制

18、的產(chǎn)生方法如圖2-3所示：串/并轉(zhuǎn)換邏輯選相電路串/并轉(zhuǎn)換輸出四相載波發(fā)生器0°90°180°270°圖2-3 相位選擇法的組成方框圖BPSK信號與QPSK信號誤比特率的比較：BPSK的誤比特率為： QPSK的單支路的誤比特率為： QPSK的平均誤比特率為： 3 系統(tǒng)設(shè)計 3.1 QPSK調(diào)制系統(tǒng)3.1.1 成型濾波器在現(xiàn)代數(shù)字通信中，頻譜范圍有限，為了保證信號在信道中更好地傳輸，基帶信號要在發(fā)送端經(jīng)過處理，通常指的是使其通過濾波器進(jìn)行成型，為了更好的利用信道，也要對其進(jìn)行限帶處理，因此便可能會引起碼間干擾。因此，為了保證傳輸?shù)腻e誤率是最低的，為了盡量減

19、少符號間干擾。根據(jù)Nyquist第一準(zhǔn)則，只要信號整形后可以在采樣點的值保持恒定不變，即使波形變化，也可以在判決后恢復(fù)原始信號，這是因為所要的信息全部包含在采樣點的幅度上了7。滿足奈奎斯特第一準(zhǔn)則，在實際理想限帶的信道中傳輸，通常選擇使用成型濾波器是根升余弦濾波器，在發(fā)送端選擇發(fā)送濾波器的根升余弦濾波器，接收端采用的是相匹配的根號升余弦匹配濾波器，它的沖激響應(yīng)的時域表達(dá)式如下：其頻域響應(yīng)為：其中是輸入信號的周期，指的是系統(tǒng)的滾降系數(shù)。3.1.2 QPSK信號的載波調(diào)制QPSK信號有00、01、10、11四種不同的狀態(tài)。根據(jù)輸入的二進(jìn)制數(shù)字序列，每兩個碼元分為一組，由兩個正交的BPSK信號組成，

20、再由組合的情況，由載波的四種不同的相位來分別表示。QPSK每次的調(diào)制過程可以傳遞2bit信息4。3.1.3 QPSK的星座圖在實際中為了方便QPSK信號的表示，通常采用星座圖表示，也被稱為矢量圖。它可以表示各個符號（用2bit信息表示，即分別用00，01，10，12）之間的相位關(guān)系和幅度關(guān)系，這些符號分別代表了QPSK信號的四種不同的相位，且相鄰兩個相位之間是呈相互正交的關(guān)系，對于的情況，其星座圖如圖所示：101101 0045°參考相位11參考相位100001 圖3-1 QPSK的星座圖在上面的星座圖中，通常默認(rèn)初始相位為0。3.2 調(diào)制解調(diào)設(shè)計3.2.1 QPSK調(diào)制原理通過上文

21、的具體分析，QPSK信號有四種狀態(tài)。因此，需要先把輸人的二進(jìn)制隨機數(shù)字序列進(jìn)行分組，即兩個兩個的，將碼元分為一組一組的。所以，根據(jù)相位的不同，它們有四種表示方法，分別表示QPSK信號的四種狀態(tài)。QPSK調(diào)制信號發(fā)生器如圖所示。輸入的二進(jìn)制序列是串行的， 要得到兩路速率減半的并行的二進(jìn)制序列就要經(jīng)過串/并轉(zhuǎn)換，再通過低通濾波器（LPF）進(jìn)行限帶濾去多余噪聲等成分，轉(zhuǎn)換后變?yōu)閮蓚€雙極性的二電平的信號，分別用和來表示，最后分別跟和相乘，QPSK信號是它們分別相乘之后的總和。QPSK信號串并轉(zhuǎn)換二進(jìn)制序列 LPF LPFI(t)Q(t)ba移相90°cos2ftBPF圖3-2 QPSK調(diào)制電

22、路框圖3.2.2 QPSK調(diào)制電路框圖基帶信號經(jīng)過串/并轉(zhuǎn)換，得到兩個并行的信號，通過四路選擇開關(guān)根據(jù)載波相位數(shù)據(jù)選擇，然后輸出相應(yīng)的波形，即得到的就是已調(diào)制的QPSK信號?；鶐盘杧，clk是調(diào)制系統(tǒng)的時鐘信號,start是使能信號,QPSK調(diào)制電路框圖如圖所示：調(diào)制信號yclkstart基帶信號x 分頻串/并轉(zhuǎn)換四選一開關(guān)90°270°0°180°圖3-3 QPSK調(diào)制電路在圖3-3中，clk、start、x是輸入信號，輸出信號y是已調(diào)的QPSK信號，clk信號分頻為4種不同相位的載波，分別是、。 3.2.3 QPSK解調(diào)原理在QPSK解調(diào)設(shè)計中，通

23、常使用相干解調(diào)， 在QPSK進(jìn)行相干解調(diào)的解調(diào)過程中，首先將QPSK信號通過帶通濾波器濾波，以減少其中的噪聲或者干擾信號分量，再將正交分量以及同相分量各自通過兩個低通型的濾波器進(jìn)行濾波，得到 、，最后經(jīng)過聯(lián)合判決，以及并串轉(zhuǎn)換后就能夠得到原來的二進(jìn)制信息。對解調(diào)過程進(jìn)行具體分析，設(shè)已調(diào)信號表達(dá)式為：其中分別為同相分量和正交分量，為載波角頻率。進(jìn)行相干解調(diào)后，同相分量相乘后可得：同理，正交分量相乘后結(jié)果為：兩路相乘以后的信號通過后，可得輸出信號：3.2.4 QPSK解調(diào)電路框圖對QPSK信號進(jìn)行解調(diào)時，當(dāng)調(diào)制信號為低電平時，并且使能信號使能的條件下，在clk時鐘信號上升沿到來時，計數(shù)器開始計數(shù)，

24、計數(shù)的值由譯碼器1完成相應(yīng)的譯碼，然后將結(jié)果送給加法器。然后，加法器根據(jù)得到的值進(jìn)行運算，并把運算結(jié)果再送入到寄存器，此時，譯碼器2根據(jù)寄存器里的數(shù)據(jù)進(jìn)行譯碼輸出，再將輸出的兩路并行信號經(jīng)過并/串轉(zhuǎn)換后就可完成解調(diào)工作，解調(diào)恢復(fù)原始的基帶信號。基帶信號yclkstart調(diào)制信號x 計數(shù)器并/串轉(zhuǎn)換加法器譯碼器1譯碼器2圖3-4 QPSK解調(diào)電路組成4 系統(tǒng)實現(xiàn) 4.1 硬件描述性語言在EDA技術(shù)中描述電子組成有專門的表示方法，其中最主要的表達(dá)方法就是硬件描述性語言，在一定的基礎(chǔ)上才可以實現(xiàn)電子系統(tǒng)的設(shè)計，它的載體是可編程邏輯器件，運用EDA技術(shù)進(jìn)行電子智能化系統(tǒng)設(shè)計的自動化工具是軟件開發(fā)工具。

25、在各類EDA電子系統(tǒng)設(shè)計的描述方法中，硬件描述語言是其中最能反映EDA優(yōu)勢及特點的描述方法，算法的實現(xiàn)、各種約束條件和電路結(jié)構(gòu)的選擇等等,通常需要HDL可以描述系統(tǒng)的結(jié)構(gòu)和系統(tǒng)功能的行為。一般使用HDL類似于高級語言,編寫HDL的程序還需要使用編譯器檢查語法、語義,然后轉(zhuǎn)換成一個一個具有某種數(shù)據(jù)格式的中間量，因為硬件描述語言程序的結(jié)果是產(chǎn)生實際的硬件，所以它的編寫和執(zhí)行與其他高級語言不同，HDL語句有并行處理的，這是實際情況和相應(yīng)的硬件。另外，如門、連線、觸發(fā)器等的數(shù)目都是在用HDL語言編寫程序時候，需要注意的硬件資源的消耗問題，因為編寫程序的最終目是要通過這些語句來描述電路，不管是用if語句

26、還是case語句，還是用always還是assign。比如如果要實現(xiàn)程序所描述的某種邏輯功能，硬件資源的消耗將會變的非常龐大，就會出現(xiàn)有時候在編譯時，盡管HDL程序在語法、語義上完全正確，但是并不生成相應(yīng)的實際的硬件，原因就在于此8。目前主要有Verilog-HDL語言和VHDL語言兩種HDL語言。本文是基于VHDL語言設(shè)計的，所以對VHDL語言進(jìn)行簡介。摘要描述語言具有較強的語言能力，覆蓋范圍廣，它可以實現(xiàn)相同的邏輯功能是多層次的描述，如描述的電路結(jié)構(gòu)和寄存器級，同時也可以對電路級的功能和性能進(jìn)行描述。而且VHDL語言支持硬件設(shè)計、驗證、綜合和測試9。不管是哪個級別的描述，具體的硬件結(jié)構(gòu)都是

27、能夠運用綜合工具由描述轉(zhuǎn)變而成的。VHDL語言包括實體和結(jié)構(gòu)的基本結(jié)構(gòu)，以及完整的封裝的基本結(jié)構(gòu)也包含配置，數(shù)據(jù)庫等等。使用硬件描述語言(VHDL)對于復(fù)雜的電路設(shè)計,通常使用自頂向下的結(jié)構(gòu)化的設(shè)計方法，這是因為VHDL語言的描述功能比較豐富。VHDL還具有以下優(yōu)點：1、 語言可以成為高水平設(shè)計的核心原因在于其廣泛的描述能力，將是電子系統(tǒng)的功能實現(xiàn)的設(shè)計和調(diào)試的主要組成部分，降低能源成本的物理實現(xiàn)。2、 語言不依賴于特定時期，轉(zhuǎn)換過程方便。VHDL作為一個標(biāo)準(zhǔn)語言使用，被很多的EDA行業(yè)的公司所支持，它具有很好的移植性。用Verilog HDL語言，VHDL語言是一種高級描述語言，適用于高效，

28、先進(jìn)的模擬電路綜合，綜合效果更好。不同的是，Verilog HDL語言是一個相對較低的描述性語言，在門級電路描述和容易控制電路中已經(jīng)廣泛的應(yīng)用?？傊?，相比之下VHDL語言比較有優(yōu)勢。 4.2 軟件開發(fā)工具本文設(shè)計所采用的是Quartus II 9.0軟件，和Max plusII軟件一樣，都是Altera公司推出的軟件的EDA軟件工具，并廣泛使用，是主流的EDA軟件9，除此之外還有Xilinx公司的相關(guān)軟件。其基本功能的FPGA軟件介紹是一樣的，主要的區(qū)別是，它們用的目標(biāo)芯片是不一樣的，由于設(shè)備的性能的優(yōu)點和缺點。本論文設(shè)計是基于Altera公司的新推出的Quartus這款EDA軟件平臺工具，所

29、以主要介紹該軟件的情況。Quartus支持VHDL語言，設(shè)計工具的VerilogHDL語言，并嵌入在VHDL和VerilogHDL第三方工具，邏輯合成器，所以選擇使用這些工具來完成VHDL或Verilog程序，如FPGA編譯，因為它有一個更好的綜合效果，Quartus也能夠直接調(diào)用上述的第三方工具9。除此之外，Quartus自身也有能夠進(jìn)行仿真的功能，并且也支持如Modelsim等工具的仿真，Quartus還可以和SOPC Builder相結(jié)合，實現(xiàn)其系統(tǒng)的開發(fā)5。 4.3 調(diào)制模塊在基帶信號的設(shè)計先通過串并轉(zhuǎn)換，然后由兩位并行數(shù)據(jù)信號到一個對應(yīng)的載波四開關(guān)選通輸出相位，我們可以得到一個QPS

30、K調(diào)制信號。載波相位、載波波形以及載波符號關(guān)系如下表所示：表4-1 調(diào)制信號說明“00”0° f3“01”90°f2“10”180°f1“11”270°f0從表4-1中分析可知，QPSK信號的載波相位與兩位并行碼元之間的關(guān)系是恰好符合格雷碼的相位邏輯關(guān)系，兩位符號對應(yīng)的相鄰四二進(jìn)制符號只有一個二進(jìn)制符號是不同的，即每次變化一位。 4.2 解調(diào)模塊在設(shè)計中，使基帶信號先通過串/并轉(zhuǎn)換，然后由兩位并行信號數(shù)據(jù)對四選一開關(guān)進(jìn)行選通10，輸出相應(yīng)的相位的載波，就可以得到QPSK信號。載波與加法器對應(yīng)關(guān)系如下表所示：表4-2 解調(diào)信號說明 0°0+0+2

31、+3=5“00”90°0+1+2+0=3“01”180°1+1+0+0=2“10”270°1+0+0+3=4“11”在調(diào)制與解調(diào)中使用用格雷碼的映射關(guān)系具有突出優(yōu)勢：即在信道傳輸中如果QPSK信號受到了加性高斯白噪聲的干擾，并且在噪聲的影響不是特別大的情況下，所接收的載波的相位有可能是錯誤的，通過解調(diào)就會發(fā)現(xiàn)是否被錯誤判決成了相鄰的四進(jìn)制符號，以便進(jìn)行糾錯減小誤符率。對于四進(jìn)制符號的譯碼，如果是采用格雷碼的映射關(guān)系時，那么一個四進(jìn)制符號對應(yīng)兩個比特的二進(jìn)制位的信息，這樣的話，在2bit的符號中只有1bit的符號錯誤，它可以降低誤碼率，因此，QPSK希望采用格雷碼相

32、邏輯符號映射關(guān)系。5 程序?qū)崿F(xiàn)與仿真 5.1 工程的建立理論分析完畢，需要對程序進(jìn)行編寫與調(diào)試，用到了Quartus 9.0軟件，在完成下載安裝后，打開Quartus9.0軟件，Quartus9.0的主界面如圖5-1所示：圖5-1 軟件主界面選擇Project-New Project新建工程，因為設(shè)計分為調(diào)制和解調(diào)兩大獨立模塊，所以新建調(diào)制工程和解調(diào)工程，并分別命名為TZ_QPSK和JZ_QPSK，如圖5-2所示：5-2 建立新的工程選擇保存文件夾，設(shè)置好路徑，新的任務(wù)建立后得到下圖5-3：5-3 新建好的Project下一步選擇File-New依次建立VHDL文件、Vector Wavefo

33、rm文件、Block Diagram /Schematic文件，并進(jìn)行保存添加只工程中，后綴分別為.vhd、.vwf、.bdf格式。將寫好的程序?qū)懭隫HDL file中保存，然后在Assignments中依次對所選芯片的Pins、Timing Analysis Setting.中進(jìn)行芯片管腳分配和時鐘clock信號的時域約束。如圖5-4所示：圖5-4 調(diào)制工程芯片管腳配置在進(jìn)行完上述步驟的約束后，再進(jìn)行程序的編譯。 5.2 調(diào)制程序仿真在時鐘clock信號為上升沿，時start以高電平使能，計數(shù)器開始計數(shù)，基帶信號通過串/并轉(zhuǎn)換后得到兩路并行信號，同時將clock信號四分頻，四選一開關(guān)根據(jù)該數(shù)

34、據(jù)選擇相應(yīng)相位的載波進(jìn)行輸出10，從而可以得到QPSK信號。首先對QPSK調(diào)制程序進(jìn)行編譯，編譯結(jié)果如圖5-5所示：圖5-5 調(diào)制程序編譯然后根據(jù)QPSK調(diào)制程序進(jìn)行時序仿真，在工程中打開TZ_QPSK.vwf文件，在Name窗口中添加相關(guān)的輸入輸出信號以及中間寄存器。選取仿真時間段為4.5 us，設(shè)置clk的周期為10 ns，clk信號上升沿的時候start信號使能，并任意設(shè)置x輸入信號的二進(jìn)制序列，此處仿真輸入二進(jìn)制序列為1011 0001 1011 1000 0000 10，設(shè)置完之后進(jìn)行保存，最后點擊Start Compiling進(jìn)行仿真，仿真結(jié)果如圖5-6所示：圖5-6 調(diào)制程序時序

35、波形仿真由編寫的QPSK信號調(diào)制部分程序，元件例化以及生成的網(wǎng)表電路視圖分別如圖5-7、圖5-8所示：圖5-7 調(diào)制模塊元件例化圖5-8 調(diào)制模塊網(wǎng)表電路原理圖 5.3 解調(diào)程序仿真在已調(diào)信號為低電平的時，根據(jù)計數(shù)器的值譯碼器1送入加法器相應(yīng)的數(shù)據(jù)。然后，加法器把運算得到的結(jié)果再送入到寄存器。譯碼器2再由寄存器的數(shù)據(jù)進(jìn)行譯碼，然后兩并行信號輸出，然后兩并行信號和串行轉(zhuǎn)換可以解調(diào)后恢復(fù)原始基帶信號。 圖5-9 解調(diào)程序編譯仿真過程同調(diào)制程序的仿真，不同的是，此時的輸入信號應(yīng)為y，輸出為x，與調(diào)制過程相反，設(shè)置輸入信號y的以四種波形表示QPSK的四種相位，信號的相位分別是，其解調(diào)的結(jié)果如下圖所示：

36、圖5-10 解調(diào)程序時序波形仿真圖中，YY和YYY之間的對應(yīng)關(guān)系為中間信號：2對應(yīng)“10”，“01，4”3“11”，對應(yīng)“5對應(yīng)00”。同理，有編寫的QPSK信號調(diào)制部分程序，元件例化以及生成的網(wǎng)表電路視圖分別如圖5-10、5-11所示：圖5-10 解調(diào)模塊元件例化5-11 解調(diào)模塊網(wǎng)表電路原理圖結(jié)論三個多月的畢業(yè)設(shè)計馬上就要結(jié)束了，在老師的細(xì)心指導(dǎo)和幫助下，我最終實現(xiàn)了基于VHDL語言的QPSK調(diào)制與解調(diào)的基本功能。該設(shè)計是以Quartus II為開發(fā)工具，運用VHDL語言作為編程語言來進(jìn)行設(shè)計實現(xiàn)的。在設(shè)計的過程中，遇到過很多的問題，其中包括對VHDL語言代碼的掌握不夠熟練，以及和QPSK

37、相關(guān)的通信原理方面的問題理解的不夠透徹，基礎(chǔ)知識的不扎實以及運用不自如等一些類問題。但是在老師的幫助下，加上自己不斷查閱輔導(dǎo)書學(xué)習(xí)的過程中，我成功的解決了系統(tǒng)設(shè)計過程中遇到的很多問題。當(dāng)設(shè)計仿真成功的時候，我體會到了成功的快樂。經(jīng)歷了這次畢業(yè)論文的設(shè)計過程，我更加體會到了“書到用時方恨少”這句話的意義，也知道了再以后的學(xué)習(xí)中要注重與實踐相結(jié)合，知識不只是在課堂學(xué)到的，更多的是在自己的摸索和實踐中學(xué)得的。如果知識不能很好地運用在生活中，那就變的就毫無意義了。這次設(shè)計的成功實現(xiàn)為我以后的工作打下了很好基礎(chǔ)，終會令我獲益匪淺。然而，隨著科學(xué)和技術(shù)的進(jìn)步，測量儀表的功能也會越來越完善，應(yīng)用的領(lǐng)域也會不

38、斷拓展，將給我們的生活帶來更多的便利。通過這次的設(shè)計任務(wù)，使我學(xué)到了很多東西，知道了不管做什么都可以學(xué)到很多的知識，不要為了完成任務(wù)才去被動的學(xué)習(xí)。這次設(shè)計使自己的實際操作能力的得到了很好的鍛煉，硬件描述性語言有了更深刻的了解，同時也懂得完成一件事必須要堅持不懈，這樣才會提高成功的可能性。參考文獻(xiàn)1 楊大柱.基于FPGA的QPSK調(diào)制解調(diào)電路設(shè)計與實現(xiàn)J.微計算機信息，2007年2 林娟.短波數(shù)據(jù)傳輸關(guān)鍵技術(shù)研究D.西安電子科技大學(xué)碩士論文，2010年1月 1日3 佘明輝，余輪.基于多進(jìn)制數(shù)字的相位解調(diào)技術(shù)的分析J.井岡山大學(xué)學(xué)報(自然科學(xué)版),2011，32（2） 4百度文庫，第七章 數(shù)字調(diào)

39、制與解調(diào)(1)EB/OL. 5 高雪平，官伯然，汪海勇.QPSK調(diào)制解調(diào)的系統(tǒng)仿真實驗J，杭州電子科技大學(xué)學(xué)報，20066 豆丁網(wǎng)，碩士學(xué)位論文-QPSK調(diào)制解調(diào)器的研究與設(shè)計EB/OL. 7 百度文庫，通信軟件課程設(shè)計報告-數(shù)字基帶系統(tǒng)的無失真?zhèn)鬏擡B/OL. 8 侯伯亨.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計M.西安電子科技大學(xué)出 版社，2010年9 蔣小燕，俞偉鈞，張立臣.EDA技術(shù)與VHDLM.東南大學(xué)出版社，2009年10 楊大柱.基于FPGA的MFSK調(diào)制電路設(shè)計與仿真J.微計算機信息,2007年4 月30日11 藍(lán)玉偵.紫外光通信系統(tǒng)解調(diào)技術(shù)的研究,D.重慶大學(xué)碩士論文2008年

40、4 月1日12 豆丁網(wǎng).8.14多進(jìn)制數(shù)字相位調(diào)制（MPSK）系統(tǒng)EB/OL. 13 黃德潤.數(shù)字實驗電路的MAX+PLUS與可編程邏輯器件設(shè)計J.福建教育學(xué) 院學(xué)報,2005年07期 14 彭紅星,吳曉榮,張忠華.于FPGA和MCU的速示器的設(shè)計與實現(xiàn)J.湛江師范 學(xué)院學(xué)報,2005 15 P. W. J. Eetvelt, S. J. Shepherd, S. K. Barton. The distribution of peak factor in QPSK Multi-Carrier modulationJ. Wireless Personal Communications,1995,

41、 Vol.2 (1), pp.87-9616 Wolfgang Ecker. Verification methods for VHDL RTL-subroutines. Journal of Systems Architecture, 1996, Vol.42 (2), pp.117-12817 László Varga,Gábor Hosszú, Ferenc KovácsLászló Varga, Gábor Hosszú, Ferenc KovácsDesign Procedure Ba

42、sed on VHDL Language Transformations VLSI Design, 1999, Vol.14 (4)致 謝通過近一學(xué)期的努力，終于完成了大學(xué)期間最后一個任務(wù)。在這個過程中，把四年所學(xué)運用在此次設(shè)計中，讓我很好的鞏固了所學(xué)知識。悲喜交加，苦樂同伴的大學(xué)生活轉(zhuǎn)眼間就在這幾個月的忙忙碌碌中漸漸畫上句點。大學(xué)四年的生活，雖然走的辛苦勞累，但也不乏激情與活力。老師和同學(xué)的幫助，給自己的大學(xué)生活增添了亮麗的一筆，成為我一生的寶貴財富。21附錄1.調(diào)制實現(xiàn)代碼：library ieee;use ieee.std_logic_arith.all;use ieee.std_log

43、ic_1164.all;use ieee.std_logic_unsigned.all;entity TZ_QPSK isport(clk :in std_logic; -系統(tǒng)時鐘 start :in std_logic; -開始調(diào)制信號 x :in std_logic; -基帶信號 y :out std_logic); -調(diào)制信號end TZ_QPSK;architecture behav of TZ_QPSK issignal q:integer range 0 to 7; -計數(shù)器signal xx:std_logic_vector(1 downto 0); -中間寄存器signal y

44、y:std_logic_vector(1 downto 0); -2位并行碼寄存器signal f:std_logic_vector(3 downto 0); -載波fbeginprocess(clk) -通過對clk分頻，得到4種相位；并完成基帶信號的串并轉(zhuǎn)換beginif clk'event and clk='1' then if start='0' then q<=0; elsif q=0 then q<=1;f(3)<='1' f(1)<='0' xx(1)<=x;yy<=xx;

45、 elsif q=2 then q<=3;f(2)<='0' f(0)<='1' elsif q=4 then q<=5;f(3)<='0' f(1)<='1' xx(0)<=x; elsif q=6 then q<=7;f(2)<='1' f(0)<='0' else q<=q+1; end if;end if;end process;y<=f(0) when yy="11" else -并行信號賦值語句（

46、條件信號賦值語句） f(1) when yy="10" else f(2) when yy="01" else f(3); -根據(jù)yy寄存器數(shù)據(jù)，輸出對應(yīng)的載波end behav;2.解調(diào)實現(xiàn)代碼：library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity JT_QPSK isport(clk :in std_logic; -系統(tǒng)時鐘 start :in std_logic; -同步信號 x :in std_logic; -調(diào)制信號 y :out std_logic); -基帶信號end JT_QPSK2;archi