第5VHD設(shè)計(jì)輸入方式

1、第第5 5章章 vhdlvhdl設(shè)計(jì)輸入方式設(shè)計(jì)輸入方式edaeda技術(shù)與技術(shù)與vhdlvhdl設(shè)計(jì)設(shè)計(jì)quartus iiquartus ii的的vhdlvhdl輸入設(shè)計(jì)輸入設(shè)計(jì) synplify prosynplify pro的的vhdlvhdl輸入設(shè)計(jì)輸入設(shè)計(jì) synplify synplify的的vhdlvhdl輸入設(shè)計(jì)輸入設(shè)計(jì)基于基于hdl文本輸入的數(shù)字設(shè)計(jì)流程文本輸入的數(shù)字設(shè)計(jì)流程5.1 quartus ii的的vhdl輸入設(shè)計(jì)輸入設(shè)計(jì) 1.輸入源程序輸入源程序【例5.1】4位模16加法計(jì)數(shù)器library ieee;use ieee.std_logic_1164.all;use

2、ieee.std_logic_unsigned.all;entity cnt4 is port(clk,clr:in std_logic; -clr是異步復(fù)位端 q:buffer std_logic_vector(3 downto 0);end;architecture one of cnt4 isbegin process(clr,clk) begin if clr=1 then q=0000; -clr為高電平時(shí)，復(fù)位計(jì)數(shù)器狀態(tài)到0elsif clkevent and clk=1 then q0) ; -計(jì)數(shù)器復(fù)位 elsif clkevent and clk=1 then -檢測(cè)時(shí)鐘上升

3、沿 if en = 1 then -檢測(cè)是否允許計(jì)數(shù) if cqi 0); -大于9，計(jì)數(shù)值清零 end if; end if; end if; if cqi = 1001 then cout = 1; -計(jì)數(shù)大于9，輸出進(jìn)位信號(hào) else cout = 0; end if; cq = cqi; -將計(jì)數(shù)值向端口輸出 end process; end behav;【例5.4】帶有復(fù)位和時(shí)鐘使能的10進(jìn)制計(jì)數(shù)器1輸入設(shè)計(jì)輸入設(shè)計(jì)2選擇目標(biāo)器件選擇目標(biāo)器件 3綜合前控制設(shè)置綜合前控制設(shè)置 在對(duì)輸入的文件進(jìn)行綜合前，應(yīng)根據(jù)源文件的不同設(shè)計(jì)在對(duì)輸入的文件進(jìn)行綜合前，應(yīng)根據(jù)源文件的不同設(shè)計(jì)特點(diǎn)作一些針對(duì)

4、改善綜合方式的控制。例如設(shè)計(jì)者希望特點(diǎn)作一些針對(duì)改善綜合方式的控制。例如設(shè)計(jì)者希望在不改變?cè)次募那闆r下，對(duì)設(shè)計(jì)項(xiàng)目中的電路結(jié)構(gòu)進(jìn)在不改變?cè)次募那闆r下，對(duì)設(shè)計(jì)項(xiàng)目中的電路結(jié)構(gòu)進(jìn)行資源共享優(yōu)化，或?qū)ζ渲械挠邢逘顟B(tài)機(jī)進(jìn)行優(yōu)化，或行資源共享優(yōu)化，或?qū)ζ渲械挠邢逘顟B(tài)機(jī)進(jìn)行優(yōu)化，或?qū)υ诒姸嘟M合電路塊中的觸發(fā)器重新放置以提高運(yùn)行速對(duì)在眾多組合電路塊中的觸發(fā)器重新放置以提高運(yùn)行速度，可以分別選中左欄的控制選擇項(xiàng)：度，可以分別選中左欄的控制選擇項(xiàng)：resource sharing（資源共享）、（資源共享）、fsm compiler（狀態(tài)機(jī)編譯（狀態(tài)機(jī)編譯器）、器）、fsm explorer（狀態(tài)機(jī)開(kāi)發(fā)器）或

5、（狀態(tài)機(jī)開(kāi)發(fā)器）或retiming和和pipelining（流水線設(shè)計(jì)）。（流水線設(shè)計(jì)）。 10進(jìn)制計(jì)數(shù)器綜合后的進(jìn)制計(jì)數(shù)器綜合后的rtl級(jí)原理圖級(jí)原理圖 4綜合，查看結(jié)果綜合，查看結(jié)果在在synplify pro中調(diào)用中調(diào)用quartus iisynplify pro與與quartus ii的接口的接口 5-1 用用vhdl設(shè)計(jì)一個(gè)類似設(shè)計(jì)一個(gè)類似74138的譯碼器電路，用的譯碼器電路，用synplify pro軟件對(duì)設(shè)計(jì)文件進(jìn)行綜合，觀察軟件對(duì)設(shè)計(jì)文件進(jìn)行綜合，觀察rtl級(jí)綜合視級(jí)綜合視圖和門級(jí)綜合視圖。圖和門級(jí)綜合視圖。5-2 用用vhdl語(yǔ)言設(shè)計(jì)一個(gè)功能類似語(yǔ)言設(shè)計(jì)一個(gè)功能類似7416

6、1的電路，用的電路，用synplify pro軟件對(duì)設(shè)計(jì)文件進(jìn)行綜合，觀察軟件對(duì)設(shè)計(jì)文件進(jìn)行綜合，觀察rtl級(jí)綜合視級(jí)綜合視圖和門級(jí)綜合視圖。圖和門級(jí)綜合視圖。5-3用用vhdl設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè)1位全加器，用位全加器，用synplify軟件對(duì)其進(jìn)行軟件對(duì)其進(jìn)行綜合，觀察綜合，觀察rtl級(jí)綜合視圖和門級(jí)綜合視圖。級(jí)綜合視圖和門級(jí)綜合視圖。習(xí)習(xí) 題題 5-4 用用vhdl設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè)8位加法器，用位加法器，用quartus ii軟件進(jìn)行綜合軟件進(jìn)行綜合和仿真。和仿真。5-5 用用vhdl設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè)8位模位模60加法計(jì)數(shù)器，用加法計(jì)數(shù)器，用quartus ii軟軟件進(jìn)行綜合和仿真。件進(jìn)行綜合和仿真。5-6 基于基于qua