電路與系統(tǒng)yxp

1、華南師范大學(xué)vlsi電路與系統(tǒng)課程報告題 目：學(xué) 院：物理與電信工程學(xué)院 專 業(yè)：電路與系統(tǒng)研究生姓 名：楊學(xué) 號：201502 導(dǎo) 師：2015年12月268位16進制頻率計的設(shè)計摘要：數(shù)字頻率計就是用數(shù)字顯示被測信號頻率的儀器，無論被測信號是正弦波、方波或其它周期性變化的信號，只要是周期性就可以通過計算周期來得到頻率。數(shù)字頻率計廣泛應(yīng)用非常廣泛，無論是科研機構(gòu)、學(xué)校、實驗室、企業(yè)生產(chǎn)車間等場所都需要用到頻率計。研究數(shù)字頻率計的設(shè)計和開發(fā)，有助于頻率計功能的不斷完善、性價比的提高和實用性的加強。 本文介紹了一種自頂向下分層設(shè)計多功能數(shù)字頻率計的設(shè)計方法。該頻率計采用 VHDL 硬件描述語言編

2、程，以 QuartusII為開發(fā)環(huán)境，通過仿真得到想要的結(jié)果。數(shù)字頻率計模塊劃分的設(shè)計具有相對獨立性，可以對模塊單獨進行設(shè)計、調(diào)試和修改，縮短了設(shè)計周期。所設(shè)計的VHDL語言通過仿真能夠較好的測出所給頻率并且滿足數(shù)字頻率計測量方案。方案是在這里僅考慮被測信號為高頻的情況，假設(shè)系統(tǒng)具有1Hz標(biāo)準(zhǔn)信號源。用VHDL語言編寫并仿真。給出詳細的VHDL設(shè)計過程，并給出對幾種不同被測頻率情況下的仿真測試結(jié)果。關(guān)鍵詞：VHDL ;數(shù)字頻率計; EDA; QuartusII1 背景與意義1.1 背景頻率計是電子測量與儀表技術(shù)最基礎(chǔ)的電子儀表之一，它是計算機、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器

3、。當(dāng)今數(shù)字頻率計使用到各個產(chǎn)業(yè)的產(chǎn)品中，在我們平常的生活中，各處都可以見到數(shù)字頻率的計算的表裝置，這是因為數(shù)字頻率計不僅是作為電壓表，計算機，天線電廣播通訊設(shè)備，工藝過程自動化裝置、多種儀表儀器與家庭電器等許多電子產(chǎn)品中的數(shù)據(jù)信息輸出顯示器反映到人們眼簾。不論從我們用的彩色電視機、電冰箱、DVD還有我們現(xiàn)在家庭常用到的數(shù)字電壓表數(shù)字萬用表等等都包含有頻率計1。近年來，數(shù)字頻率計生產(chǎn)工藝的提高和產(chǎn)品需求集成化，小型化，可靠性，低功耗，功能強。特別是高度集成化使得它具有技術(shù)上的實用性和應(yīng)用的廣泛性有了極大的提高，現(xiàn)在頻率計已是向數(shù)字智能方向發(fā)展，即可以很精確的讀數(shù)也精巧易于控制。而且頻率計的使用已

4、設(shè)計到很多的方面，數(shù)字衛(wèi)星，數(shù)字通訊等高科技的領(lǐng)域都有應(yīng)用，今天數(shù)字頻率計的發(fā)展已經(jīng)不僅僅是一個小電子產(chǎn)品的發(fā)展也是整個電子產(chǎn)業(yè)的發(fā)展，所以頻率計的發(fā)展是一個整體的趨勢。1.2 意義通過使用Quartus ii的使用來設(shè)計和仿真來檢驗8位十六進制，對電路與系統(tǒng)這門課程進一步的掌握，了解Quartus ii的使用。本次數(shù)字頻率計的涉及到了VHDL語言、Quartus II軟件，EDA技術(shù)等。涉及了微機原理和EDA的大部分內(nèi)容。通過這次課程設(shè)計實踐鞏固了在大學(xué)期間學(xué)過的知識并能夠較好的利用，課程設(shè)計實踐不單是將所學(xué)的知識應(yīng)用于實際，還能進一步深入研究。2 EDA技術(shù)原理與概述2.1 可編程邏輯器件

5、基本原理現(xiàn)場可編程門陣列（FPGA）是可編程器件是一種高密度的可編程邏輯器件,自從Xilinx公司1985年推出第一片F(xiàn)PGA以來,FPGA的集成密度和性能提高很快,其集成密度最高達1000萬門/片以上,系統(tǒng)性能可達300MHz。由于FPGA器件集成度高,方便易用,開發(fā)和上市周期短,在數(shù)字設(shè)計和電子生產(chǎn)中得到迅速普及和應(yīng)用。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分2。F

6、PGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實現(xiàn)的功能，F(xiàn)PGA允許無限次的編程。FPGA器件優(yōu)點：高密度、高速率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本，設(shè)計靈活方便，可無限次反復(fù)編程，并可現(xiàn)場模擬調(diào)試驗證。如圖2-1所示的是FPGA基本結(jié)構(gòu)。圖2-1 FPGA基本結(jié)構(gòu)2.2 硬件描述語言目前最主要的硬件描述語言是VHDL和Verilog HDL,Verilog HDL和HDL都是用于邏輯設(shè)計的硬件描述語言，并且都已成為IEEE標(biāo)準(zhǔn)。VHDL發(fā)展的較早，語法嚴(yán)

7、格，而Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言,語法較自由。 VHDL和Verilog HDL兩者相比，VHDL的書寫規(guī)則比Verilog煩瑣一些，但verilog自由的語法也容易讓少數(shù)初學(xué)者出錯。Verilog HDL和VHDL作為描述硬件電路設(shè)計的語言，其共同的特點在于：能形式化地抽象表示電路的行為和結(jié)構(gòu)、支持邏輯設(shè)計中層次與范圍的描述、可借用高級語言的精巧結(jié)構(gòu)來簡化電路行為的描述、具有電路仿真與驗證機制以保證設(shè)計的正確性、支持電路描述由高層到低層的綜合轉(zhuǎn)換、硬件描述與實現(xiàn)工藝無關(guān)。本設(shè)計是用的VHDL語言來實現(xiàn)數(shù)字頻率計的設(shè)計的，本設(shè)計將重點介紹VHDL語言。V

8、HDL語言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體(可以是一個元件，一個電路模塊或一個系統(tǒng))分成外部(或稱可是部分，及端口)和內(nèi)部(或稱不可視部分)，既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。VHDL語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。2.3 Quartus iiQuartus ii是Altera公司推出的新一代開發(fā)軟件，適合于大規(guī)模

9、邏輯電路設(shè)計，其設(shè)計流概括為設(shè)計輸入、設(shè)計編譯、設(shè)計仿真和設(shè)計下載過程。QuartusII支持多種編輯輸入法，包括圖形編輯輸入法,VHDL,VerilogHDL和AHDL的文本編輯輸入法，符號編輯輸入法，以及內(nèi)存編輯輸入法。QuartusII與MATLAB和DSP Builder結(jié)合可以進行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關(guān)鍵EDA工具，與SOPC Builder結(jié)合，可實現(xiàn)SOPC系統(tǒng)開發(fā)。Quartus(R) II 軟件中的工程由所有設(shè)計文件和與設(shè)計有關(guān)的設(shè)置組成。可以使用 Quartus II Block Editor、Text Editor、MegaWizard(R

10、) Plug-In Manager（Tools 菜單）和 EDA 設(shè)計輸入工具建立包括 Altera(R) 宏功能模塊、參數(shù)化模塊庫 (LPM) 函數(shù)和知識產(chǎn)權(quán) (IP) 函數(shù)在內(nèi)的設(shè)計?？梢允褂肧ettings 對話框（Assignments 菜單）和 Assignment Editor 設(shè)定初始設(shè)計約束條件。如圖2-2所示為設(shè)計輸入流程圖。圖2-2 設(shè)計流程圖3 頻率計設(shè)計與各個功能模塊3.1 設(shè)計原理頻率計的基本原理是利用一個標(biāo)準(zhǔn)頻率的且穩(wěn)定性高的標(biāo)準(zhǔn)頻率作為基準(zhǔn)時鐘，通常情況下我們計算一個信號源的頻率是根據(jù)周期來計算的，也即是計算它的脈沖個數(shù)，默認閘門的時間寬度為1秒。當(dāng)然閘門時間可以

11、根據(jù)所需的要求進行改變，以便可以達到設(shè)計的要求。由原理可知，當(dāng)閘門時間越長，可計算的脈沖個數(shù)越多，計算得到的頻率越準(zhǔn)確，但是缺點是閘門時間變的越長會使每測一次頻率的間隔就越長，不利于實時監(jiān)測；那么閘門時間越短，測量的脈沖個數(shù)越少使得測試的頻率準(zhǔn)確度下降，同時由于測的閘門時間短使得頻率值刷新就越快。頻率計的主要功能是測量周期信號的頻率，也即是所謂的測量單位時間內(nèi)出現(xiàn)的脈沖個數(shù)（周期信號）得到周期，然后根據(jù)f=1/T得到頻率3。頻率計在使用的時候必須獲得相對穩(wěn)定與準(zhǔn)確的時間，同時將被測信號轉(zhuǎn)換成幅度與波形均能被數(shù)字電路識別的脈沖信號，然后通過計數(shù)器計算這一段時間間隔內(nèi)的脈沖個數(shù)，將其換算后顯示出來

12、。這就是數(shù)字頻率計的基本原理。系統(tǒng)設(shè)計的總的框架圖如圖3-1所示。 圖3-1 總框架圖總體框圖設(shè)計思路：因為一般的FPGA芯片都是提供50MHz系統(tǒng)時鐘頻率，這就要求我們需要對頻率進行分頻得到0.5Hz的基準(zhǔn)時鐘。本設(shè)計所采取的基準(zhǔn)時鐘為1S，所以在這個閘門時間寬度上對脈沖的個數(shù)進行計數(shù)，然后得到所記錄的脈沖個數(shù)根據(jù)相應(yīng)的公式得到頻率。因為本設(shè)計所采用的是8位十六進制的計數(shù)方式使得這數(shù)碼管上不好顯示，而且采用的是仿真模式?jīng)]有實物，所以在展示上有一定的困難。在仿真上，為了在數(shù)碼管上顯示計數(shù)結(jié)果需要鎖存器將所計的數(shù)鎖存，因此，在基準(zhǔn)時鐘下降沿來的時候鎖存器實現(xiàn)鎖存功能。同時為了能夠?qū)崟r顯示測量的結(jié)

13、果，這要求在每次的計完數(shù)后就要將本次的計數(shù)結(jié)果清零，根據(jù)測量的原理可知道在基準(zhǔn)時鐘高電平是計數(shù)，那么就要在低電平時進行清零操作。最后得到計數(shù)的結(jié)果后進行譯碼，最終在數(shù)碼管上顯示出來。根據(jù)要求設(shè)計出相應(yīng)的電路，進行仿真如圖3-2所示 圖3-2 電路圖3.2 測頻控制信號發(fā)生器功能模塊與仿真測頻控制信號發(fā)生器的功能模塊如圖3-3所示。圖3-3 測頻控制信號發(fā)生器測試程序如下:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL IS PORT(CLK:IN STD_LOGIC

14、; -1 Hz測頻控制時鐘 TSTEN:OUT STD_LOGIC; -計數(shù)器時鐘使能 CLR_CNT:OUT STD_LOGIC; -計數(shù)器清零 LOAD:OUT STD_LOGIC); -輸出鎖存信號END ENTITY TESTCTL;ARCHITECTURE ART OF TESTCTL IS SIGNAL DIV2CLK :STD_LOGIC;BEGINPROCESS ( CLK ) IS BEGINIF CLK'EVENT AND CLK= '1' THEN -1HZ 時鐘二分頻 DIV2CLK<=NOT DIV2CLK;END IF ;END PRO

15、CESS;PROCESS ( CLK,DIV2CLK ) ISBEGIN IF CLK= '0' AND DIV2CLK = '0' THEN -產(chǎn)生計數(shù)器清零信號 CLR_CNT<= '1' ELSE CLR_CNT<= '0' ; END IF; END PROCESS; LOAD<=NOT DIV2CLK; TSTEN<=DIV2CLK;END ARCHITECTURE ART;由以上的程序可以看出，頻率計功能模塊的設(shè)計最重要的關(guān)鍵是設(shè)計一個穩(wěn)定的對測頻進行控制的信號發(fā)生器，它產(chǎn)生一個對測量頻率的控制

16、時序。本設(shè)計的理論上的控制時鐘信號CLK取為1Hz作為標(biāo)準(zhǔn)的信號，這樣對整個信號的測量都能得到很好的效果而不會產(chǎn)生各種誤差，在2分頻后即可產(chǎn)生一個脈寬為1秒的時鐘方波，把這個方波作為計數(shù)閘門信號。當(dāng)方波變?yōu)楦唠娖剑ㄉ仙氐絹恚r，允許計數(shù)器進行計數(shù)，在整個高電平期間內(nèi)計算出脈沖的個數(shù)；當(dāng)方波變?yōu)榈碗娖剑ㄏ陆笛氐絹恚r，要求控制信號產(chǎn)生一個鎖存信號，將計數(shù)值保存起來；鎖存數(shù)據(jù)后，還要在下次方波上升沿到來之前產(chǎn)生清零信號CLEAR，將計數(shù)器清零，為下次計數(shù)作準(zhǔn)備，如圖3-4所示為測頻控制信號仿真圖。 圖3-4 測頻控制信號仿真圖 圖3-5 8位十六進制頻率計仿真波形3.3系統(tǒng)時鐘分頻的功能模塊與仿

17、真系統(tǒng)時鐘分頻的分頻功能模塊如圖3-6所以。圖3-6 系統(tǒng)時鐘分頻測試程式如下：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY div1hz IS PORT（CLK:IN STD_LOGIC; CLOCK:OUT STD_LOGIC); END div1hz; ARCHITECTURE BEHAV OF div1hz IS SIGNAL COUNT:INTEGER RANGE 0 TO 500000; SIGNAL CLK_DATA:STD_LOGIC; BEGIN PROCE

18、SS(CLK) BEGIN IF CLK'EVENT AND CLK='1' THEN IF COUNT=500 THEN COUNT<=0; CLK_DATA<=NOT CLK_DATA; ELSE COUNT<=COUNT+1; END IF; END IF; CLOCK<=CLK_DATA; END PROCESS; END BEHAV;由以上的程序可以看出，系統(tǒng)時鐘分頻模塊由系統(tǒng)時鐘進行分頻，以便于對測量信號設(shè)置的閘門時間按進行控制，這就要求為TESTCTL的計數(shù)產(chǎn)生一個周期使能信號TSTEN去控制1S 脈寬，同時對頻率計中的 32 位十

19、六進制計數(shù)器的 ENA 使能端進行同步控制。由上一個模塊可以知道產(chǎn)生的1Hz方波高電平時進行統(tǒng)計脈沖的個數(shù)；當(dāng)變?yōu)榈碗娖綍r就需要立刻停止計數(shù)，同時對計算的結(jié)果進行保持。在停止計數(shù)的低電平期間，從上個模塊的圖可以看出，有一個鎖存信號LOAD端，在上升沿到來時將計數(shù)器在高電平的計數(shù)值進行鎖存，進鎖REG32B中，然后將十六進制轉(zhuǎn)化為十進制再由外部的7段數(shù)碼管顯示計數(shù)值。這樣做的好處是因為要對計數(shù)器進行清零操作，為了得到正確而穩(wěn)定的數(shù)據(jù)顯示穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。那么在信號鎖存后，這就要求有一個清零信號CLR_CNT對計數(shù)器進行清零，為下一秒的計數(shù)操作做準(zhǔn)備。系統(tǒng)時鐘分頻仿真如圖3

20、-7所示。 圖3-7 系統(tǒng)時鐘分頻仿真3.4鎖存器的功能模塊及仿真32位鎖存器的功能模塊如圖3-8所示。圖3-8 32位鎖存器的功能模塊鎖存器(Latch)是一種對脈沖電平敏感的存儲單元電路，它們可以在特定輸入脈沖電平作用下改變狀態(tài)。鎖存，就是把信號暫存以維持某種電平狀態(tài)。鎖存器的最主要作用是緩存，其次完成高速的控制其與慢速的外設(shè)的不同步問題，再其次是解決驅(qū)動的問題，最后是解決一個 I/O 口既能輸出也能輸入的問題。鎖存器是利用電平控制數(shù)據(jù)的輸入，它包括不帶使能控制的鎖存器和帶使能控制的鎖存器4。測試程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;E

21、NTITY REG32B IS PORT(LK:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0); END REG32B;ARCHITECTURE behav OF REG32B IS BEGIN PROCESS(LK, DIN)BEGIN IF LK'EVENT AND LK = '1' THEN DOUT <= DIN; END IF;END PROCESS;END behav;由以上的程序結(jié)合圖3-7可以知道當(dāng)LOAD 信號上升

22、沿到來時，鎖存器將對輸入到內(nèi)部的 CNT10 計數(shù)信號進行鎖存，并將結(jié)果輸出給SELTIME，否則，不進行鎖存。整個功能模塊的關(guān)鍵點就是對CNT10信號的處理上，為了保持測頻的穩(wěn)定性，這就需要對上一個計算數(shù)值的保存作用，直到下一個上升沿到來把這次數(shù)值測量出來為止并改變鎖存的數(shù)據(jù)，如仿真在“1”的時候上升，則對“1”進行鎖存。仿真結(jié)果如圖3-9所示。 圖3-9 鎖存器仿真圖3.5 十六進制計算器功能模塊與仿真十六進制計數(shù)器的功能模塊如圖3-10所示。圖3-10 十六進制計數(shù)器的功能模塊計數(shù)是電子板塊的最基本的一種運算，是集成芯片實現(xiàn)各種各樣功能的基石，計數(shù)器就是用來實現(xiàn)這種運算的邏輯電路。我們都

23、知道在一塊芯片或者電路板之中，分為模擬電路和數(shù)字電路，數(shù)字電路在模擬電路的基礎(chǔ)上運行，而計數(shù)器的功能是對脈沖的個數(shù)進行計數(shù)，這種設(shè)置好閘門時間寬度后，在規(guī)定的時間內(nèi)測量出來脈沖的數(shù)值，然后再根據(jù)需要進行各種運算以達到不同的要求，從而實現(xiàn)測量、計數(shù)和控制的功能，同時兼有分頻功能。計數(shù)器是由基本的計數(shù)單元和一些控制門所組成，計數(shù)單元則由一系列具有存儲信息功能的各類觸發(fā)器構(gòu)成，這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等5。程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT10 IS PORT (CLK:IN STD_LOG

24、IC; -計數(shù)時鐘信號 CLR:IN STD_LOGIC; -清零信號 ENA:IN STD_LOGIC; -計數(shù)使能信號 CQ:OUT INTEGER RANGE 0 TO 15;-4位計數(shù)結(jié)果輸出 CARRY_OUT:OUT STD_LOGIC); -計數(shù)進位END ENTITY CNT10; ARCHITECTURE ART OF CNT10 IS SIGNAL CQI :INTEGER RANGE 0 TO 15; BEGIN PROCESS(CLK,CLR,ENA)IS BEGIN IF CLR= '1' THEN CQI<= 0; -計數(shù)器異步清零 ELSIF

25、 CLK'EVENT AND CLK= '1' THEN IF ENA='1' THEN IF CQI<15 THEN CQI<=CQI+1; ELSE CQI<=0; END IF; -等于15,則計數(shù)器清零 END IF; END IF; END PROCESS; PROCESS (CQI) IS BEGIN IF CQI=15 THEN CARRY_OUT<= '1' -進位輸出 ELSE CARRY_OUT<= '0'END IF; END PROCESS;由上述的程序可知，該功能模塊

26、是實現(xiàn)十六進制計數(shù)功能。從圖3-10可以知道，當(dāng)?shù)谝粋€CNT10計數(shù)輸出 CQ=15 時，下一秒時鐘上升沿到來時，將產(chǎn)生一個CARRY_OUT信號作為下一個CNT10 的時鐘信號，同時CQ 清零，依次遞推到14個CNT10。仿真結(jié)果如圖3-11所示。圖3-11 十六進制計數(shù)模塊仿真圖4 總結(jié)本次課程設(shè)計是用Cyclone芯片及接口電路設(shè)計一個8位十六進制頻率計，設(shè)計主要用到了多種芯片，程序也比較長比較麻煩，同時也遇到了不少困難，尤其是關(guān)于校時模塊的設(shè)計實現(xiàn)。但是通過這次對EDA設(shè)計的進一步操作，能更好的在 Quartus II 上進行 VHDL 程序的編譯及各個模塊的仿真， 雖然在實際操作過程

27、中由于粗心造成了程序的缺失和錯誤。在本次設(shè)計，系統(tǒng)的了解了設(shè)計流程，尤其是硬、軟件的設(shè)計方法，雖然只是通過仿真得到結(jié)果，并沒有使用到實物，但是對電路的基本功能及編程方法也有進一步的了解，同時掌握了32位鎖存器的使用和編程方法。開拓了思路，鍛煉了實踐動手能力，提高了分工協(xié)作能力和分析問題?？偟膩碚f，在這次課題設(shè)計中，通過使用 Quartus II 這個完全集成化易學(xué)易用的可編程邏輯設(shè)計環(huán)境，利用VHDL語言設(shè)計完成8位十六進制數(shù)字頻率計，能夠較好的測定所給頻率，并且具有自動清零和自動測試的功能，基本符合此次課程設(shè)計給出的要求。參考文獻1 周浩明. 數(shù)字頻率計M.北京:水利電力出版社,1989,1

28、015.2 陳炳權(quán)，曾慶立. EDA技術(shù)與實用教程M.湘潭:湘潭大學(xué)出版社,2004,445.3 朱正偉.EDA 技術(shù)及應(yīng)用M.北京：清華大學(xué)出版社,2005, 1015.4 柳春鋒.電子設(shè)計自動化（EDA）教程M.北京：北京理工大學(xué)出版社,2005, 6770.5 林濤.數(shù)字電子技術(shù)基礎(chǔ)M.北京：清華大學(xué)出版社,2006,7781.作業(yè)1：簡要說明片上網(wǎng)絡(luò)（Network on Chip）的原理，并對它所采用的一種路由算法的步驟進行說明？答：片上網(wǎng)絡(luò) network-on-chip（NoC）是片上系統(tǒng) system-on-chip（SoC）的一種新的通信方法。它是多核技術(shù)的主要組成部分。No

29、C方法帶來了一種全新的片上通信方法，顯著優(yōu)于傳統(tǒng)總線式系統(tǒng)（bus）的性能?；贜oC的系統(tǒng)能更好地適應(yīng)在未來復(fù)雜多核SoC設(shè)計中使用的全局異步局部同步的時鐘機制。NoC構(gòu)架主要基于電子或光學(xué)技術(shù)，分別稱為片上電網(wǎng)絡(luò)（electrical network-on-chip 或 ENoC）及片上光網(wǎng)絡(luò)（optical network-on-chip 或ONoC）。鏈路狀態(tài)算法算法流程如下： 初始階段,路由器通過在每個點到點鏈路發(fā)送數(shù)據(jù)包收集節(jié)點信息。當(dāng)接收到數(shù)據(jù)包后,路由器采用統(tǒng)一的標(biāo)識符應(yīng)答發(fā)送者。 每個路由器通過發(fā)送數(shù)據(jù)包來計算每個鄰居節(jié)點的時延和成本。 收集到的信息組成一個數(shù)據(jù)包,然后向每個

30、對該協(xié)議應(yīng)答的路由器進行廣播。這個過程成為洪泛。通過洪泛可將消息發(fā)送給所有鄰居節(jié)點,然后這些鄰居節(jié)點依次發(fā)送給其鄰居節(jié)點。這樣,所有網(wǎng)絡(luò)上的路由器就擁有自身相關(guān)信息。 鄰節(jié)點信息進行周期洪泛,或者當(dāng)網(wǎng)絡(luò)中發(fā)生明顯路由改變時,進行洪泛。 當(dāng)每個路由器了解網(wǎng)絡(luò)相關(guān)信息后,采用最短路徑優(yōu)先算法獲得最短路徑進行路由。作業(yè)2：對電路或VLSI的低功耗設(shè)計的必要性進行說明，并對其中的兩種具體的低功耗設(shè)計方法進行簡要說明。答：隨著集成電路集成度的提高，尤其是互補金屬氧化物半導(dǎo)體(Complementary Metal Oxide Semiconductor,CMOS, 是組成 CMOS數(shù)字集成電路的基本單元 )電路發(fā)展到深亞微米(deep submicron)工藝和納米(nm)工藝之后，功耗加劇增加（尤其是靜態(tài)功耗，它已成為能與動態(tài)功耗相較的電路功耗的重要組成部分），導(dǎo)致封裝、散熱、信號完整性分析等一系列問題的出現(xiàn)。功耗問題已經(jīng)成為 LSI(Large Scale Integration，大規(guī)模集成電路)和 SoC（Systemon Chip , 芯片級系統(tǒng)）設(shè)計的突出問題。功耗的急劇增加導(dǎo)致電路溫度升高，降低了集成電路可靠性，同時還導(dǎo)致芯片封裝成本大幅增加。工藝級低功耗技術(shù)主要以下兩方面：（1） 按比例縮小技術(shù)：工藝的改進對于功耗有比較明顯的