最新Verilog期末復(fù)習(xí)題

1、精品文檔Verilog 復(fù)習(xí)題一、填空題1. 用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完成ASIC的設(shè)計(jì)與實(shí)現(xiàn)。2. 可編程器件分為 CPLD和FPGA。3. 隨著EDA技術(shù)的不斷完善與成熟，自頂向下的設(shè)計(jì)方法更多的被應(yīng)用于Verilog HDL設(shè)計(jì)當(dāng)中。4. 目前國(guó)際上較大的 PLD器件制造公司有 ALtera和Xilinx公司。5. 完整的條件語句將產(chǎn)生 組合電路，不完整的條件語句將產(chǎn)生時(shí)序電路。6. 阻塞性賦值符號(hào)為，非阻塞性賦值符號(hào)為<=_。7. 有限狀態(tài)機(jī)分為 Moore和Mealy兩種類型。8. EDA縮寫的含義為 電子設(shè)計(jì)自動(dòng)化(Electronic Design Auto

2、mation) |9. 狀態(tài)機(jī)常用狀態(tài)編碼有 二進(jìn)制、格雷碼 和獨(dú)熱碼。10. Verilog HDL中任務(wù)可以調(diào)用其他任務(wù)和函數(shù)。11. 系統(tǒng)函數(shù)和任務(wù)函數(shù)的首字符標(biāo)志為_$_，預(yù)編譯指令首字符標(biāo)志為。12. 可編程邏輯器件的優(yōu)化過程主要是對(duì)速度和資源 的處理過程。13. 大型數(shù)字邏輯電路設(shè)計(jì)采用的IP核有軟IP、固IP和硬IP。二、選擇題1、已知 “a =1b' 1; b=3b'001; ”那么a,b =( C )(A) 4b'0011 (B) 3b'001 (C) 4b'1001 (D) 3b'1012、在verilog中，下列語句哪個(gè)不是

3、分支語句？ ( D )(A) if-else (B) case (C) casez (D) repeat3、Verilog HDL語言進(jìn)行電路設(shè)計(jì)方法有哪幾種(8分) 自上而下的設(shè)計(jì)方法(Top-Down ) 自下而上的設(shè)計(jì)方法(Bottom-Up ) 綜合設(shè)計(jì)的方法4、在 verilog 語言中，a=4b'1011,那么 &a= (D )(A) 4b'1011 (B) 4b'1111 (C) 1b'1 (D) 1b'05、在verilog語言中整型數(shù)據(jù)與(C )位寄存器數(shù)據(jù)在實(shí)際意義上是相同的。(A) 8 (B) 16 (C) 32 (D) 6

4、46、 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是_C。A . FPGA全稱為復(fù)雜可編程邏輯器件；B. FPGA呈邏輯器件；C. 基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D .在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。7、子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗(即面積優(yōu)化)，以及提高運(yùn)行速度(即速度優(yōu)化)；指出下列哪些方法是面積優(yōu)化B。 流水線設(shè)計(jì) 資源共享 邏輯優(yōu)化 串行化 寄存器配平 關(guān)鍵 路徑法A .B .C. D.8、 下列標(biāo)識(shí)符中， A 是不合法的標(biāo)識(shí)符。A. 9moon B . St

5、ate0 C. Not_Ack_0 D . signall9、 下列語句中，不屬于并行語句的是： D_A.過程語句 B. assign語句C.元件例化語句 D . case語句10、P,Q,R 都是 4bit 的輸入矢量，下面哪一種表達(dá)形式是正確的5)1) input P3:0,Q,R;2) input P,Q,R3:0;3) input P3:0,Q3:0,R3:0;4) input 3:0 P,3:0Q,0:3R;5) input 3:0 P,Q,R;11、 請(qǐng)根據(jù)以下兩條語句的執(zhí)行，最后變量A中的值是 。 reg 7:0 A;A=2'hFF; 8'b0000_0011 8

6、'h03 8'b1111_1111 8'b1111111112、基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入宀綜合t _ tt適配t編程下載t硬件測(cè)試。正確的是B 。功能仿真 時(shí)序仿真 邏輯綜合 配置 分配管腳A B CD 三、EDA 名詞解釋( 10 分)ASIC專用集成電路RTL寄存器傳輸級(jí)FPGA 現(xiàn)場(chǎng)可編程門陣列SOPC可編程片上系統(tǒng)CPLD 復(fù)雜可編程邏輯器件LPM參數(shù)可定制宏模塊庫EDA電子設(shè)計(jì)自動(dòng)化IEEE電子電氣工程師協(xié)會(huì)IP知識(shí)產(chǎn)權(quán)核ISP在線系統(tǒng)可編程三、簡(jiǎn)答題1、簡(jiǎn)要說明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別非阻塞( non-

7、blocking) 賦值方式 ( b<= a) ：b的值被賦成新值a的操作，并不是立刻完成的，而是在塊結(jié)束時(shí)才完成；塊內(nèi)的多條賦值語句在塊結(jié)束時(shí)同時(shí)賦值；硬件有對(duì)應(yīng)的電路。阻塞( blocking) 賦值方式 ( b = a) ： b 的值立刻被賦成新值 a ;完成該賦值語句后才能執(zhí)行下一句的操作；硬件沒有對(duì)應(yīng)的電路，因 而綜合結(jié)果未知。阻塞賦值是在該語句結(jié)束是立即完成賦值操作； 非阻塞賦值是在整個(gè)過程塊結(jié)束是才完成賦 值操作。2、簡(jiǎn)述有限狀態(tài)機(jī) FSM 分為哪兩類？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三 種？根據(jù)內(nèi)部結(jié)構(gòu)不同可分為摩爾型狀態(tài)機(jī)和米里型狀態(tài)機(jī)兩種。摩爾型狀態(tài)機(jī)的輸出

8、只由當(dāng) 前狀態(tài)決定，而次態(tài)由輸入和現(xiàn)態(tài)共同決定；米里型狀態(tài)機(jī)的輸出由輸入和現(xiàn)態(tài)共同決定， 而次態(tài)也由輸入和現(xiàn)態(tài)決定。狀態(tài)編碼主要有三種：連續(xù)二進(jìn)制編碼、格雷碼和獨(dú)熱碼。3、簡(jiǎn)述基于數(shù)字系統(tǒng)設(shè)計(jì)流程包括哪些步驟?包括五個(gè)步驟：、設(shè)計(jì)輸入：將設(shè)計(jì)的結(jié)構(gòu)和功能通過原理圖或硬件描述語言進(jìn)行設(shè)計(jì)或編程，進(jìn)行語法或邏輯檢查，通過表示輸入完成，否則反復(fù)檢查直到無任何錯(cuò)誤。、邏輯綜合：將較高層的設(shè)計(jì)描述自動(dòng)轉(zhuǎn)化為較低層次描述的過程，包括行為綜合， 邏輯綜合和版圖綜合或結(jié)構(gòu)綜合，最后生成電路邏輯網(wǎng)表的過程。、布局布線：將綜合生成的電路網(wǎng)表映射到具體的目標(biāo)器件中，并產(chǎn)生最終可下載文 件的過程。、仿真：就是按照邏輯

9、功能的算法和仿真庫對(duì)設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)并排除錯(cuò)誤 的過程，包括功能仿真和時(shí)序仿真。、編程配置：將適配后生成的編程文件裝入到PLD器件的過程，根據(jù)不同器件實(shí)現(xiàn)編程或配置。4、簡(jiǎn)述 Verilog HDL 編程語言中函數(shù)與任務(wù)運(yùn)用有什么特點(diǎn)？函數(shù)和任務(wù)都能獨(dú)立完成相應(yīng)電路功能，通過在同一模塊中的調(diào)用實(shí)現(xiàn)相應(yīng)邏輯電路 功能。但它們又有以下不同：、函數(shù)中不能包含時(shí)序控制語句，對(duì)函數(shù)的調(diào)用，必須在同一仿真時(shí)刻返回。而任 務(wù)可以包含時(shí)序控制語句，任務(wù)的返回時(shí)間和調(diào)用時(shí)間可以不同。、在函數(shù)中不能調(diào)用任務(wù)，而任務(wù)中可以調(diào)用其它任務(wù)和函數(shù)。但在函數(shù)中可以調(diào) 用其它函數(shù)或函數(shù)自身。、函數(shù)必須包含至少一個(gè)端口

10、，且在函數(shù)中只能定義in put端口。任務(wù)可以包含 0個(gè)或任何多個(gè)端口，且可以定義 input、 output 和 inout 端口。、函數(shù)必須返回一個(gè)值，而任務(wù)不能返回值，只能通過output或in out端口來傳遞執(zhí)行結(jié)果。5、簡(jiǎn)述 FPGA 與 CPLD 兩種器件應(yīng)用特點(diǎn)。CPLD 與 FPGA 都是通用可編程邏輯器件， 均可在 EDA 仿真平臺(tái)上進(jìn)行數(shù)字邏輯電路 設(shè)計(jì)，它們不同體現(xiàn)在以下幾方面：FPGA集成度和復(fù)雜度高于 CPLD，所以FPGA可實(shí)現(xiàn)復(fù)雜邏輯電路設(shè)計(jì)，而CPLD適合簡(jiǎn)單和低成本的邏輯電路設(shè)計(jì)。、 FPGA 內(nèi)主要由 LUT 和寄存器組成，傾向?qū)崿F(xiàn)復(fù)雜時(shí)序邏輯電路設(shè)計(jì)，而

11、 CPLD 內(nèi)主要由乘積項(xiàng)邏輯組成，傾向?qū)崿F(xiàn)組合邏輯電路設(shè)計(jì)。、 FPGA 工藝多為 SRAM、 flash 等工藝，掉電后內(nèi)信息消失，所以該類型需外配存 儲(chǔ)器，而 CPLD 工藝多為 EEPROM 等工藝，掉電后信息不消失，所以不用外配存儲(chǔ)器。、 FPGA 相對(duì) CPLD 成本高，但都可以在內(nèi)都鑲嵌硬核和軟核，實(shí)現(xiàn)片上系統(tǒng)功能。2、 簡(jiǎn)述有限狀態(tài)機(jī) FSM 分為哪兩類？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三 種？ FSM的三段式描述風(fēng)格中，三段分別描述什么？（本題 6 分）答： Mearly 型， Moore 型；前者與輸入與當(dāng)前狀態(tài)有關(guān)， 而后者只和當(dāng)前狀態(tài)有關(guān)； Binary ，

12、Gray，One-Hot 編碼；分別為狀態(tài)保存，狀態(tài)切換，輸出；四、計(jì)算題101信號(hào)的電1、 利用有限狀態(tài)機(jī)，以格雷碼編譯方式設(shè)計(jì)一個(gè)從輸出信號(hào)序列中檢測(cè)出 路圖，其方塊圖、狀態(tài)圖和狀態(tài)表如圖表示。目前狀態(tài)CS下一狀態(tài)NS和輸岀QoutDin=0Di n=1S0=00SO, OS1,0S1=01S2, 0S1,0S2=11S0, 0S1, 1module melay(clk,Di n,reset,Qout);in put clk,reset;in put Din;output Qout;reg Qout;parameter1:0 S0=2'b00,S1=2'b01,S2=2&#

13、39;b11;reg1:0 CS;reg1:0 NS;always (posedge clk or posedge reset) beg inif(reset=1'b01)CS=S0;else CS=NS;endalways (CS or Din)beg incase(CS)S0:beig n if(Di n=1'b0) begi nNS=S0;Qout=1'b0;endelsebegin NS=S1; Qout=1'b0;endendS1:begin if(Din=1'b0) begin NS=S2; Qout=1'b0;endelsebegi

14、n NS=S1; Qout=1'b0;endendS2:beign if(Din=1'b0) begin NS=S0; Qout=1'b0;endelsebegin NS=S1; Qout=1'b0;endendendcase end endmodule4、下面是通過case語句實(shí)現(xiàn)四選一電路部分程序，將橫線上的語句補(bǔ)上，使程序形成完整 功能。精品文檔module mux4 to I (out, iO, il, i2 i3f si, sO);output out;input iO, il, i& i3;input sl,sO;reg out;always

15、 (扁1 or 訓(xùn) or iO or il ori2 or 13)ease(/Switch baed on conotenution of control 拓即inkdefault: SdisplayC1 Invalid control signals*');endcaseeiidiiindulccase(s1,s0)2'b00:out=i0;2'b01:out=i1;2'b10:out=i2;2'b11:out=i3;4、根據(jù)圖3給定的兩個(gè)2位全加器信號(hào)關(guān)系及實(shí)現(xiàn)的4位全加器功能部分程序，在下列部分程序中的橫線上填入必要語句，實(shí)現(xiàn)4位全加器的完整功能。

16、a(3.2)b(3.2)a(1.0)aisumsum4(1.O)b(1.0)bi2位加法器cicoutc圖3aisumbi2位加法器coutcisum4(3.2)cout4/底層4位全加器程序module add2(ai,bi,ci,sum,cout); in put 1:0ai,bi;i nput ci;output 1:0sum; reg 1:0sum; output cout;reg cout;always (ai,bi,ci) cout,sum=ai+bi+ci;en dmodule/頂層8位全加器程序module fadd4(a,b,c,sum4,cout4);in put 3:0a

17、,b;i nput c;output 3:0 sum4output cout4;wire c0;add4 U1( a1:0,b1:0,c,c0,sum41:0);add4 U2( a3:0,b3:0,c0,cou nt4,sum43:0); en dmodule5、根據(jù)下列給 定的仿真輸入輸出波形圖2,說明完成此功能的電路是什么功能電路？并寫出對(duì)應(yīng)的Verilog HDL描述程序（圖中 clk,clr為輸入，q,c為輸出）。4進(jìn)制加法計(jì)數(shù)器clkdr孫t1 11 11 1 1JJJTU Z2nr111 11 1 11 1 1 1 1 11 u i 1 i i 1 i i I i i1 11 1

18、 1o mii.3 ： 0 1I ,3:01 -I11 11 111111IIII*1 1 1111111I11111111111J > I11r1!1'11 iIII1 11 11 1 111 u1 1 11 1 1module coun ter(clk,clr,q,c)in put clk,clr;output ret1:O q;output c;always(posedge clk or n egedge clr)beginif(clr) q<=2 '0;elsebeginif(2 '3=q) q<=2 '0;else q<=q+2

19、 '1;endendassig n c=(2 '3=q)en dmodule6、采用結(jié)構(gòu)描述方法設(shè)計(jì)一個(gè)二進(jìn)制數(shù)字半加器，輸入數(shù)據(jù)ai與bi，并將和輸出到so,進(jìn)位輸出到co，給出詳細(xì)設(shè)計(jì)過程。輸入輸出aibisoco0000011010101101so = ai bi ai bi 二 ai 二 bi , co = aibi由輸入輸出邏輯表達(dá)式，采用與門and和異或門xor進(jìn)行結(jié)構(gòu)描述的程序如下：(6分)module hadd (ai,bi,so,co);in put ai,bi;output so,co;xor(so,si,ci);an d(co,ai,bi);en dmod

20、ule6、 采用結(jié)構(gòu)描述方法設(shè)計(jì)一個(gè)二進(jìn)制數(shù)字比較器，比較輸入數(shù)據(jù)a與b的大小，并分別輸 出到x, y和z給出詳細(xì)設(shè)計(jì)過程。x = ab ab, y = ab, z = abnot(no t_a,a);not(no t_b,b);an d(ab,a,b);and(no t_ab ,not_a,no t_b);or(x,ab ,no t_ab);and(y,no t_a,b);an d(z,a ,no t_b);7、 采用結(jié)構(gòu)描述方法設(shè)計(jì)一個(gè)3人競(jìng)選數(shù)字電路，輸入數(shù)據(jù)2:0x，要求2人以上為1表示 通過，且輸出為y為1,否則輸出相反，給出詳細(xì)設(shè)計(jì)過程。module three1(x,y);in

21、put 2:0 x; output y;y=a&b+a&c+b&c=ab+ac+bc;wire a,b,c;an d(a,x0,x1); an d(b,x1,x2); an d(c,x1,x0);or(y,a,b,c);en dmodule五、程序注解（20分，每空1分）module AAA < a hb J;ou-tput 3. input O' 0】b rg2rO sum;imcgn i.reg aUvipys 逆 fb : t*ginsujn= 0.是_丸棋塊有為AAA,琳口為補(bǔ)bT丈莊九無出錨口左XbKi榆出琳口b)7位二進(jìn)制皺5UE藝1 ftrg

22、型變童，.弔于軌計(jì)掛成fflA敢 定義整型愛 i為as環(huán)控制査：左汶門為育存器竇里過程語旬”夠啓褻量為b語勻塊for(i = 0;i<=6;i =i*l)于5語包，統(tǒng)計(jì)B R 1的個(gè)魏umLfpJDD條件語柯貝妾有人投竣威票，則sun加Ilf(5UIl42) 込一 1；若超過4人珞成則表慶通過»n初値溝0L*enden dmodule本程序的邏輯功能是：7人投票表決器六、VerilogHDL編程題(1、2小題10分，3小題20分)要求：寫清分析設(shè)計(jì)步驟和注釋。1試用Verilog HDL描述一個(gè)帶進(jìn)位輸入、輸出的8位全加器。端口： A、B為加數(shù)，CIN為進(jìn)位輸入，S為和，COU

23、T為進(jìn)位輸出module add4v(a,b,ci,s,co);in put3:0 a;in put3:0 b;in put ci;output3:0 s;output co;wire3:0 carry;function fa_s(i nput a,i nput b,i nput ci); fa_s = a A b A ci; endfunctionfunction fa_c(i nput a,i nput b,i nput ci);fa_c = a & b | a & ci | b & ci; endfunctionassig n s0 = fa_s(aO,bO,ci

24、); assign carry0 = fa_c(aO,bO,ci);assig n s1 = fa_s(a1,b1,carry0); assig n carry1 = fa_c(a1,b1,carry0);assign s2 = fa_s(a2,b2,carry1); assign carry2 = fa_c(a2,b2,carry1);assign s3 = fa_s(a3,b3,carry2); assign co = fa_c(a3,b3,carry2); endmodule2編寫一個(gè)帶異步清零、異步置位的D觸發(fā)器。iriodule DFF1 (q, qn, dz elk, set, u

25、eset);output qn;input dz clk,set z res巴t;reg q,qn;always 0(posedge elk or negedge set or negedge reset)beginif ( ! reset)else if(!set)elsebegin q=0;qn=l; end begin q=l;qn=O; end begin q=d;qn=-d; endendendmodule/帶同步清0/同步置1(低電平有效)的D觸發(fā)器module dff_syn(q,qn,d,clk,set,reset); II定義模塊為 diff_syn, 端口為 q,qn,d,clk,set,resetin