第三章 組合邏輯電路的概念與原理及實際應(yīng)用

1、第三章：組合邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路3.1 3.1 組合邏輯電路的分析與設(shè)計組合邏輯電路的分析與設(shè)計 組合邏輯電路的特點是：輸出與輸入之間沒有反饋；電路不具有記憶功能；電路在結(jié)構(gòu)上是由基本門電路組成。組合邏輯電路框圖如圖3.1所示。第三章：組合邏輯電路第三章：組合邏輯電路 從圖3.1可知，它有n個輸入端，m個輸出端。對于輸出端的狀態(tài)，僅決定于此刻n個輸入端的狀態(tài)。輸出與輸入之間的關(guān)系可用m個邏輯函數(shù)式來進行描述，即Z1=f 1(x1，x2，xn)Z2=f 2(x1，x2，xn)Zm=f m(x1，x2，xn)圖3.1 組合邏輯電路框圖第三章：組合邏輯

2、電路第三章：組合邏輯電路3.1.1 3.1.1 組合邏輯電路的分析組合邏輯電路的分析組合邏輯電路分析的步驟如下：(1) 根據(jù)已知的邏輯電路圖，利用逐級遞推的方法，得出邏輯函數(shù)表達式。(2) 化簡邏輯函數(shù)表達式(利用公式法或卡諾圖法)。(3) 列出真值表。(4) 說明電路的邏輯功能。第三章：組合邏輯電路第三章：組合邏輯電路【例【例3-13-1】分析圖3.2所示組合邏輯電路的功能。解：解：(1) 根據(jù)邏輯電路圖寫出邏輯表達式為1YAB21YA YA ABA B31YYBAB BA B23YYY圖3.2 組合邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路(2) 化簡邏輯函數(shù)表達式23YYYA B

3、A BABABAB第三章：組合邏輯電路第三章：組合邏輯電路(3) 列真值表，如表3.1所示。(4) 說明電路的功能。由真值表可知，該電路完成了“異或”運算功能。第三章：組合邏輯電路第三章：組合邏輯電路3.1.2 3.1.2 組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計組合邏輯電路設(shè)計的步驟如下：(1) 根據(jù)給定的邏輯功能要求，列出真值表。(2) 根據(jù)真值表寫出輸出邏輯函數(shù)表達式。(3) 化簡邏輯函數(shù)表達式。(4) 根據(jù)表達式畫出邏輯圖。第三章：組合邏輯電路第三章：組合邏輯電路【例【例3-23-2】某職業(yè)技術(shù)學(xué)校進行職業(yè)技能測評，有3名評判員。一名主評判員A，兩名副評判員B和C。測評通過按照少數(shù)服從多數(shù)

4、的原則，若主評判員判為合格也通過，設(shè)計出該邏輯電路。解：解：(1)設(shè)A、B和C取值為“1”時表示評判員判合格；為“0”則表示判不合格。輸出Y為“1”時表示學(xué)生測評通過；為“0”則表示測評不通過。根據(jù)題意列真值表如表3.2所示。第三章：組合邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路(2) 根據(jù)真值表寫出邏輯函數(shù)表達式。(3) 化簡邏輯函數(shù)。利用卡諾圖法化簡，如圖3.3所示。(4) 根據(jù)邏輯函數(shù)表達式畫出邏輯圖，如圖3.4所示。第三章：組合邏輯電路第三章：組合邏輯電路注意：若本題要求用 “與非”門來設(shè)計邏輯電路圖，則需要將表達式轉(zhuǎn)換為然后畫出邏輯圖，如圖3.5所示。第三章

5、：組合邏輯電路第三章：組合邏輯電路3.2 3.2 編碼器編碼器 編碼是指以二進制碼來表示給定的數(shù)字、字符或信息。實現(xiàn)編碼功能的數(shù)字邏輯電路稱為編碼器。3.2.1 3.2.1 二進制編碼器二進制編碼器下面以74LS148集成電路編碼器為例進行介紹。第三章：組合邏輯電路第三章：組合邏輯電路圖3.6 74LS148優(yōu)先編碼器 74LS148是8線3線優(yōu)先編碼器。圖3.6所示是74LS148的引腳排列及邏輯符號，其中 為輸入信號端， 是使能輸入端， 是3個輸出端， 和 是用于擴展功能的輸出端。0I7IS0Y2YSYEXY第三章：組合邏輯電路第三章：組合邏輯電路 74LS148編碼器的功能如表3.3所示

6、。第三章：組合邏輯電路第三章：組合邏輯電路 從表3.3可知，輸入和輸出均為低電平有效。當(dāng)使能輸入端 =1時，編碼器禁止編碼；只有 =0時允許編碼。輸入中 優(yōu)先級為最高， 優(yōu)先級最低，即只要 =0，此時其他輸入端即使為0，輸出只對 編碼，對應(yīng)的輸出為 。 為使能輸出端。在 =0允許工作時，如果 端有信號輸入， =1；若 端無信號輸入時， =0。 為擴展輸出端，當(dāng) =0時，只要有編碼信號， 就是低電平。利用 、 和 3個特殊功能端可以將編碼器進行擴展。SS7I0I7I7I210000Y Y Y SYS0I7IsY0I7IsYEXYSEXYSsYEXY第三章：組合邏輯電路第三章：組合邏輯電路其引腳排

7、列及邏輯符號圖如圖3.7所示。3.2.2 3.2.2 二二- -十進制編碼器十進制編碼器下面介紹74LS147二-十進制(8421)優(yōu)先編碼器。74LS147編碼器有9個輸入端( )，有4個輸出端( )。1I9I3210Y Y Y Y第三章：組合邏輯電路第三章：組合邏輯電路圖3.7 74LS147優(yōu)先編碼器第三章：組合邏輯電路第三章：組合邏輯電路74LS147優(yōu)先編碼器的功能表如表3.4所示。第三章：組合邏輯電路第三章：組合邏輯電路 由表3.4可知，輸入 級別最高， 級別最低。編碼器的輸出端 以反碼的形式輸出， 為最高位， 為最低位。用一組4位二進制代碼來表示1位十進制數(shù)，這是一個二-十進制編

8、碼器電路。輸入信號為低電平有效，若信號輸入無效，即9個輸入信號全部為“1”，表示輸入的十進制數(shù)為“0”，則輸出 (0的反碼)。若輸入信號有效，則根據(jù)輸入信號的優(yōu)先級別，輸出級別最高的信號的編碼。9I1I3210Y Y Y Y3Y0Y32101111Y Y Y Y 第三章：組合邏輯電路第三章：組合邏輯電路3.2.3 3.2.3 課題與實訓(xùn)課題與實訓(xùn)1 1：二進制優(yōu)先編碼器功能擴展測試：二進制優(yōu)先編碼器功能擴展測試1. 實訓(xùn)任務(wù)用兩片74LS148擴展成一個16線4線的優(yōu)先編碼器。2. 實訓(xùn)要求(1) 熟悉74LS148各引腳功能。(2) 按照測試要求完成測試內(nèi)容。第三章：組合邏輯電路第三章：組合

9、邏輯電路3. 實訓(xùn)設(shè)備及元器件(1) 數(shù)字電子技術(shù)學(xué)習(xí)機。(2) 數(shù)字萬用表。(3) 74LS148(2個)。(4) 74LS00 (1個)。4. 測試內(nèi)容1) 測試電路測試電路如圖3.8所示。第三章：組合邏輯電路第三章：組合邏輯電路圖3.8 16線4線的優(yōu)先編碼器電路第三章：組合邏輯電路第三章：組合邏輯電路2) 測試步驟(1) 按照測試的電路圖連接測試電路。(2) 仔細檢查連接電路，確認(rèn)無誤后接通電源。(3) 通過改變輸入狀態(tài)(4) 根據(jù)測試結(jié)果填寫16線4線的優(yōu)先編碼器的功能表，如表3.5所示。觀察輸出端的狀態(tài)第三章：組合邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路

10、5. 測試結(jié)論(1) 按照測試的內(nèi)容撰寫實訓(xùn)報告。(2) 寫出自己在測試過程中的疑難點，并說明自己是如何處理的。第三章：組合邏輯電路第三章：組合邏輯電路3.3 3.3 譯譯 碼碼 器器 譯碼是編碼的逆過程，是把每一組輸入的二進制代碼“翻譯”成為一個特定的輸出信號的過程。實現(xiàn)譯碼功能的數(shù)字電路稱為譯碼器。譯碼器分為變量譯碼器和顯示譯碼器。第三章：組合邏輯電路第三章：組合邏輯電路3.3.1 3.3.1 二進制譯碼器二進制譯碼器以3線8線的集成譯碼器74LS138為例，介紹二進制譯碼器。74LS138的引腳排列和邏輯符號如圖3.9所示。第三章：組合邏輯電路第三章：組合邏輯電路A2、A1、A0為譯碼器

11、的3個輸入端，為譯碼器的輸出端(低電平有效)。第三章：組合邏輯電路第三章：組合邏輯電路74LS138譯碼器的功能表如表3.6所示。第三章：組合邏輯電路第三章：組合邏輯電路 由表3.6可知，當(dāng)3個使能輸入端 ，且 時，74LS138譯碼器才工作；否則譯碼器不工作。74LS138譯碼器正常工作時，輸出端與輸入端的邏輯函數(shù)關(guān)系為 2100YA A A2110YA A A2021YA A A2310YA A A1042YA A A1520YA A A0621YA A A7210YA A A第三章：組合邏輯電路第三章：組合邏輯電路3.3.2 3.3.2 二二- -十進制譯碼器十進制譯碼器 將4位二進制代

12、碼“翻譯”成對應(yīng)的輸出信號的電路，稱為二-十進制譯碼器。以二-十進制譯碼器74LS42為例，圖3.10所示為74LS42的引腳排列和邏輯符號。該譯碼器有 4個輸入端， 共10個輸出端，簡稱4線10線譯碼器。0A3A0Y9Y第三章：組合邏輯電路第三章：組合邏輯電路(a) 引腳排列 (b) 邏輯符號 圖3.10 74LS42二-十進制譯碼器第三章：組合邏輯電路第三章：組合邏輯電路74LS42譯碼器的功能表如表3.7所示。第三章：組合邏輯電路第三章：組合邏輯電路 由表3.7可知， 的輸出為 。在輸入 =0000時，此時它對應(yīng)的十進制數(shù)為0，從而輸出 。其余輸出請學(xué)生自行推導(dǎo)。0Y03210YA A

13、A A3210A A A A00Y 第三章：組合邏輯電路第三章：組合邏輯電路3.3.3 3.3.3 譯碼器的應(yīng)用譯碼器的應(yīng)用 由74LS138譯碼器的邏輯函數(shù)關(guān)系表達式可知，它的每個輸出端都表示一個最小項，而任何函數(shù)都可以寫成最小項表達式的形式，利用這個特點，可以用74LS138譯碼器來實現(xiàn)邏輯函數(shù)。第三章：組合邏輯電路第三章：組合邏輯電路【例【例3-33-3】用74LS138譯碼器實現(xiàn)邏輯函數(shù)YABCABCABC解：解：由于 用邏輯函數(shù)中的變量A、B、C來代替74LS138譯碼器中的輸入 ，則有 。將74LS138譯碼器中相對應(yīng)的輸出端，連接到一個 “與非”門上，那么 “與非”門的輸出就是邏

14、輯函數(shù) 。邏輯電路如圖3.11所示。 YABCABCABCABC ABC ABC210AAA、 、274YYYYYABCABCABC圖3.11 74LS138譯碼器實現(xiàn) 邏輯函數(shù)的邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路3.3.4 3.3.4 課題與實訓(xùn)課題與實訓(xùn)2 2：二進制譯碼器功能擴展測試：二進制譯碼器功能擴展測試1. 實訓(xùn)任務(wù)用兩片74LS138擴展成一個4線16線譯碼器。2. 實訓(xùn)要求(1) 熟悉74LS138各引腳功能。(2) 按照測試要求完成測試內(nèi)容。3. 實訓(xùn)設(shè)備及元器件(1) 數(shù)字電子技術(shù)學(xué)習(xí)機。(2) 數(shù)字萬用表。(3) 74LS138(兩個)。4. 測試內(nèi)容1)

15、測試電路測試電路如圖3.12所示。第三章：組合邏輯電路第三章：組合邏輯電路圖3.12 4線16線的譯碼器電路第三章：組合邏輯電路第三章：組合邏輯電路2) 測試步驟(1) 按照測試的電路圖連接測試電路。(2) 仔細檢查連接電路，確認(rèn)無誤后接通電源。(3) 通過改變輸入狀態(tài)觀察 輸出端 的狀態(tài)。(4) 根據(jù)測試結(jié)果填寫4線16線譯碼器的功能表，如表3.8所示。第三章：組合邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路5. 測試結(jié)論(1) 按照測試的內(nèi)容撰寫實訓(xùn)報告。(2) 寫出自己在測試過程中的疑難點，并說明自己是如何處理的。第三章：組合邏輯電路第三章：組合邏輯電路3.4 3

16、.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 數(shù)據(jù)選擇器是指按要求從多個輸入中選擇一個作為輸出的邏輯電路，它也稱為多路開關(guān)。根據(jù)輸入端的個數(shù)不同，可以分為四選一、八選一數(shù)據(jù)選擇器等。第三章：組合邏輯電路第三章：組合邏輯電路3.4.1 3.4.1 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器1. 集成數(shù)據(jù)選擇器74LS151 集成74LS151是一個八選一的數(shù)據(jù)選擇器，集成74LS151的引腳排列和邏輯符號如圖3.13所示。它有3個地址端有 8個數(shù)據(jù)輸入端可供 選擇，具有兩個互補的輸出端W和 。210A A A0D7D210A A AW第三章：組合邏輯電路第三章：組合邏輯電路圖3.13 74LS151數(shù)據(jù)選擇器第三章：組合邏輯電

17、路第三章：組合邏輯電路集成74LS151數(shù)據(jù)選擇器的功能表如表3.9所示。第三章：組合邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路 由表3.9可知，當(dāng)使能端 =0時，74LS151數(shù)據(jù)選擇器處于工作狀態(tài)；否則74LS151被禁止，即此刻無論地址輸入端輸入任何數(shù)據(jù)，輸出W=0，說明數(shù)據(jù)選擇器處于不工作狀態(tài)。當(dāng)74LS151數(shù)據(jù)選擇器正常工作時，輸出端與輸入端的邏輯函數(shù)關(guān)系為W= + + + + + + + E2100A A A D2101A A A D2012A A A D2103A A A D1024A A A D1205A A A D2107A A A D0216A

18、A A D第三章：組合邏輯電路第三章：組合邏輯電路2. 2. 數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器的應(yīng)用 由74LS151數(shù)據(jù)選擇器的邏輯函數(shù)表達式可知，當(dāng)使能端 有效時，將地址輸入、數(shù)據(jù)輸入代替邏輯函數(shù)中的變量來實現(xiàn)一個三變量的邏輯函數(shù)。第三章：組合邏輯電路第三章：組合邏輯電路【例【例3-4】試用74LS151八選一的數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)Y= + 。ABCABABCABABCABCABC0m1m6m2100A A A D2101A A A D2012A A A D2103A A A D1024A A A D1205A A A D0216A A A D2107A A A D00m D11m D22m

19、D33m D44m D55m D66m D77m D2A1A0A0161DDD234570DDDDD解：解：將邏輯函數(shù)變換成最小項表達式為 Y= + = + + = + + 因為八選一數(shù)據(jù)選擇器的輸出邏輯函數(shù)表達式為Y= + + + + + + + = + + + + + + + 因此，如果將上式中的 、 和 用A、B、C來代替，則有： ， ，如圖3.14所示，可畫出該邏輯函數(shù)的邏輯圖。第三章：組合邏輯電路第三章：組合邏輯電路因為八選一數(shù)據(jù)選擇器的輸出邏輯函數(shù)表達式為Y= + + + + + + + = + + + + + + + 因此，如果將上式中的 、 和 用A、B、C來代替，則有： ，

20、.如圖3.14所示，可畫出該邏輯函數(shù)的邏輯圖。2100A A A D2101A A A D2012A A A D2103A A A D1024A A A D1205A A A D0216A A A D2107A A A D00m D11m D22m D33m D44m D55m D66m D77m D2A1A0A0161DDD234570DDDDD第三章：組合邏輯電路第三章：組合邏輯電路圖3.14 74LS151數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)的邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路 3.4.2 3.4.2 課題與實訓(xùn)課題與實訓(xùn)3 3：數(shù)據(jù)選擇器功能擴展測試：數(shù)據(jù)選擇器功能擴展測試1. 實訓(xùn)任

21、務(wù)用兩片74LS151擴展成一個十六選一的數(shù)據(jù)選擇器。2. 實訓(xùn)要求(1) 熟悉74LS151各引腳功能。(2) 按照測試要求完成測試內(nèi)容。3. 實訓(xùn)設(shè)備及元器件(1) 數(shù)字電子技術(shù)學(xué)習(xí)機。(2) 數(shù)字萬用表。(3) 74LS151(兩個)。4. 測試內(nèi)容1) 測試電路測試電路如圖3.15所示。第三章：組合邏輯電路第三章：組合邏輯電路圖3.15 十六選一的數(shù)據(jù)選擇器電路第三章：組合邏輯電路第三章：組合邏輯電路2) 測試步驟(1) 按照測試的電路圖連接測試電路。(2) 仔細檢查連接電路，確認(rèn)無誤后接通電源。(3) 通過改變輸入狀態(tài)(4) 根據(jù)測試結(jié)果填寫十六選一的數(shù)據(jù)選擇器的功能表，如表3.10

22、所示。第三章：組合邏輯電路第三章：組合邏輯電路5. 測試結(jié)論(1) 按照測試的內(nèi)容撰寫實訓(xùn)報告。(2) 寫出自己在測試過程中的疑難點，并說明自己是如何處理的。第三章：組合邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路 3.5 3.5 數(shù)字顯示電路數(shù)字顯示電路3.5.1 3.5.1 數(shù)字顯示電路數(shù)字顯示電路1. 顯示器件圖3.16(a)所示為七段半導(dǎo)體發(fā)光二極管顯示器，它有共陽極和共陰極兩種接法。圖3.16(b)所示為發(fā)光二極管的共陰極接法，第三章：組合邏輯電路第三章：組合邏輯電路 共陰極接法是將各發(fā)光二極管的陰極相連后接地，這樣當(dāng)對應(yīng)極接高電平時二極管導(dǎo)通發(fā)光。共陽極接法

23、如圖3.16(c)所示，是將各發(fā)光二極管的陽極相連后接+5V電源。這樣當(dāng)對應(yīng)極接低電平時二極管導(dǎo)通發(fā)光。使用時為了使數(shù)碼管能將數(shù)碼所代表的數(shù)顯示出來，還須將數(shù)碼經(jīng)譯碼器譯出后，再去驅(qū)動數(shù)字顯示器件。第三章：組合邏輯電路第三章：組合邏輯電路(a) 引腳排列 (b) 共陰極接線 (c) 共陽極接線 圖3.16 七段半導(dǎo)體發(fā)光二極管顯示器第三章：組合邏輯電路第三章：組合邏輯電路2. 74LS48集成電路 圖3.17所示為74LS48顯示譯碼器的引腳排列圖和邏輯符號圖。它可以專門用來驅(qū)動七段數(shù)碼管顯示器。(a )引腳排列 (b) 共陰極接線 圖3.17 74LS48顯示譯碼器第三章：組合邏輯電路第三章

24、：組合邏輯電路74LS48的邏輯功能表如表3.11所示。第三章：組合邏輯電路第三章：組合邏輯電路 由表3.11可知，當(dāng)輸入 為00001001時，顯示數(shù)字09的字形。74LS48的3個控制端分別為 、 和 。 為試燈輸入端。當(dāng) =0時， =1時，不管其他輸入狀態(tài)如何，若七段均完好，會顯示字形“8”，經(jīng)常用此方法來檢查各段發(fā)光二極管的好壞。當(dāng) =1時，顯示譯碼器才處于工作狀態(tài)。 用來動態(tài)滅零，當(dāng) =1，且 =0時，若輸入 =0000時，則 =0使各段熄滅。 為滅燈輸入/滅燈輸出，低電平有效，該端既可以做輸入，也可做輸出。當(dāng) =0時七段全滅，數(shù)碼管不顯示數(shù)字； 為滅燈輸出，當(dāng)本位滅“0”時，用于控

25、制下一位的 。3210A A A ALTBRIBRB/IYLTLTBBR/IYLTBRILTBRI3210A A A ABRB/IYBBR/IYBIBRYBRI第三章：組合邏輯電路第三章：組合邏輯電路3.5.2 3.5.2 課題與實訓(xùn)課題與實訓(xùn)4 4：制作數(shù)字顯示電路：制作數(shù)字顯示電路1. 實訓(xùn)任務(wù)制作數(shù)字顯示電路。2. 實訓(xùn)要求(1) 熟悉74LS147、74LS48及數(shù)碼管各引腳功能。(2) 按照測試要求完成測試內(nèi)容。第三章：組合邏輯電路第三章：組合邏輯電路3. 實訓(xùn)設(shè)備及元器件(1) 數(shù)字電子技術(shù)學(xué)習(xí)機。(2) 數(shù)字萬用表。(3) 面包板。(4) 連接線。(5) 74LS147。(6)

26、74LS48。(7) 74LS04。(8) 共陰數(shù)碼管。第三章：組合邏輯電路第三章：組合邏輯電路4. 測試內(nèi)容1) 測試電路測試電路如圖3.18所示。第三章：組合邏輯電路第三章：組合邏輯電路圖3.18 數(shù)字顯示電路第三章：組合邏輯電路第三章：組合邏輯電路2) 測試步驟 (1) 按照測試的電路圖在面包板上插接元器件(注意：元器件引腳與插座接觸良好；指示燈的正、負(fù)極不可接反)。 (2) 仔細檢查連接電路，確認(rèn)無誤后接通電源。 (3) 按照表3.12所示驗證74LS147的優(yōu)先編碼功能。 (4) 把其他測試結(jié)果相應(yīng)地填入表3.12中。第三章：組合邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路第三章

27、：組合邏輯電路5. 測試結(jié)論(1) 按照測試的內(nèi)容撰寫實訓(xùn)報告。(2) 寫出自己在測試過程中的疑難點，并說明自己是如何處理的。第三章：組合邏輯電路第三章：組合邏輯電路 3.6 3.6 加法器加法器3.6.1 3.6.1 加法器加法器1. 半加器 半加器是只考慮兩個加數(shù)本身，而不考慮來自低位進位的邏輯電路。 設(shè)計一位二進制半加器，那么輸入變量有兩個，分別為加數(shù)A和被加數(shù)B；輸出也有兩個，分別為和數(shù)S和進位C。列真值表如表3.13所示。第三章：組合邏輯電路第三章：組合邏輯電路 由表3.13可以寫出半加器的邏輯表達式為 S= + C=AB 根據(jù)半加器的邏輯函數(shù)表達式，采用“與非”門實現(xiàn)其邏輯電路如圖

28、3.19(a)所示，邏輯符號如圖3.19(b)所示。AB AB第三章：組合邏輯電路第三章：組合邏輯電路(a) 邏輯電路 (b) 邏輯符號 圖3.19 半加器第三章：組合邏輯電路第三章：組合邏輯電路2. 全加器 全加器指的是不僅考慮兩個一位二進制數(shù) 和 相加，而且還考慮來自低位進位數(shù) 相加的邏輯運算電路。在全加器的輸入中， 和 分別是被加數(shù)和加數(shù)， 為低位的進位數(shù)；其輸出SO表示本位的和數(shù)，CO表示本位向高位的進位數(shù)。列出全加器的真值表如表3.14所示iAiB1iCiAiBiC第三章：組合邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路第三章：組合邏輯電路 由表3.14可求出全加器的邏輯函數(shù)表達

29、式為 根據(jù)全加器的邏輯函數(shù)表達式，可以畫出全加器的邏輯電路如圖3.20(a)所示，其邏輯符號如圖3.20(b)所示。第三章：組合邏輯電路第三章：組合邏輯電路3. 多位加法器 能夠?qū)崿F(xiàn)多位二進制數(shù)相加運算的電路稱為多位加法器。按進位的方式不同，可分為串行進位和超前進位兩種。任一位的加法運算必須在低一位的運算完成之后才能進行，這種方式稱為串行進位。這種加法器的邏輯電路比較簡單，但它的運算速度不高。而超前進位的加法器，使每位的進位只由加數(shù)和被加數(shù)決定，第三章：組合邏輯電路第三章：組合邏輯電路 利用快速進位電路把各位的進位同時算出來，從而提高了運算的速度。(a) 邏輯電路 (b) 邏輯符號 圖3.20 全加器第三章：組合邏輯電路第三章：組合邏輯電路 3.6.2 3.6.2 課題與實訓(xùn)課題與實訓(xùn)5 5：設(shè)計一位全加器