第2章可編程邏輯器件設計方法

1、 根據(jù)產(chǎn)品的產(chǎn)量、設計周期等幾個因素，一般將ic（integrated circuit）設計方法上分為6類： 1、全定制法；如rom，ram或pla等； 2、定制法，通常包括標準單元法和通用單元法； 3、半定制法，通常包括數(shù)字電路門陣列和線性陣列； 4、模塊編譯法，對設計模塊進行描述，然后通過編譯直接得到電路掩膜版圖； 5、可編程邏輯器件法，通常是指pal、pla、gal器件和cpld器件； 6、邏輯單元陣列法，通常是指現(xiàn)場可編程門陣列fpga器件； 可編程邏輯器件（programmable logic device，pld）起源于20世紀70年代，是在專用集成電路（asic）的基礎上發(fā)展起來

2、的一種新型邏輯器件，是當今數(shù)字系統(tǒng)設計的主要硬件平臺. 其主要特點:1、由用戶通過軟件進行配置和編程，從而完成某 種特定的功能，且可以反復擦寫；2、在修改和升級pld時，不需額外地改變pcb電路板，只是在計算機上修改和更新程序，使硬件設工作成為軟件開發(fā)工作，縮短了系統(tǒng)設計的周期，提高了實現(xiàn)的靈活性并降低了成本. 可編程邏輯器件pld包含兩個基本部分： 邏輯陣列。邏輯陣列是設計人員可以編程的部分。 輸出單元或宏單元。設計人員可以通過宏單元改變pld的輸出結(jié)構(gòu)。 輸入信號通過“與”矩陣，產(chǎn)生輸入信號的乘積項組合，然后通過“或”矩陣相加，再經(jīng)過輸出單元或宏單元輸出。以“與/或”陣列為基礎的pld器件

3、包括4種基本類型：、編程只讀存儲器 （programmable read only memory，prom）；、現(xiàn)場可編程邏輯陣列 （field programmable logic array，fpla）；、可編程陣列邏輯 （programmable array logic，pal）；、通用陣列邏輯 （generic array logic，gal）； 可編程邏輯器件按照顆粒度可以分為3類： 小顆粒度（“門海（sea of gates）”架構(gòu)） 中等顆粒度（如：fpga） 大顆粒度（如：cpld） 按編程工藝可以分為四類： 熔絲（fuse）和反熔絲（antifuse）編程器件， 可擦除的可編

4、程只讀存儲器（ueprom）編程器件 電信號可擦除的可編程只讀存儲器（eeprom）編程 器件（如：cpld） sram編程器件（如：fpga）。 前3類為非易失性器件，編程后，配置數(shù)據(jù)保留在器件上；第4類為易失性器件，掉電后配置數(shù)據(jù)會丟失，因此在每次上電后需要重新進行數(shù)據(jù)配置?？删幊踢壿嬈骷陌l(fā)展可以劃分為4個階段： 20世紀70年代初到70年代中為第1階段， 20世紀70年代中到80年代中為第2階段， 20世紀80年代到90年代末為第3階段， 20世紀90年代末到目前為第4階段。 1、第1階段的可編程器件只有3種： 簡單的可編程只讀存儲器（prom） 紫外線可擦除只讀存儲器（eprom）

5、電可擦只讀存儲器（eeprom） 缺點：結(jié)構(gòu)的限制，它們只能完成簡單的數(shù)字邏輯 功能。 2、第2階段正式被稱為pld： 可編程陣列邏輯（pal）器件 通用陣列邏輯（gal）器件 典型的pld：由“與”、“非”陣列組成，用“與或”表達 式來實現(xiàn)任意組合邏輯，所以pld能以乘積和 形式完成大量的邏輯組合。 3、第3階段xilinx和altera分別推出了 與標準門陣列類似的fpga 類似于pal結(jié)構(gòu)的擴展性cpld 優(yōu)點：提高了邏輯運算的速度，具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點，兼容了pld和通用門陣列的優(yōu)點，能夠?qū)崿F(xiàn)超大規(guī)模的電路，編程方式也很靈活，成為產(chǎn)品原型設計和中小規(guī)

6、模（一般小于10000）產(chǎn)品生產(chǎn)的首選。 4、 第4階段出現(xiàn)了sopc和soc技術， 特點：是pld和asic技術融合的結(jié)果，涵蓋了實時化數(shù)字信號處理技術、高速數(shù)據(jù)收發(fā)器、復雜計算以及嵌入式系統(tǒng)設計技術的全部內(nèi)容。 xilinx和altera也推出了相應sopc產(chǎn)品，制造工藝達到65nm/40nm，系統(tǒng)門數(shù)也超過百萬門。并且，這一階段的邏輯器件內(nèi)嵌了硬核高速乘法器、gbits差分串行接口、時鐘頻率高達500mhz的powerpc微處理器、軟核microblaze、picoblaze、nios以及niosii，不僅實現(xiàn)了軟件需求和硬件設計的完美結(jié)合，還實現(xiàn)了高速與靈活性的完美結(jié)合，使其已超越了a

7、sic器件的性能和規(guī)模，也超越了傳統(tǒng)意義上fpga的概念，使pld的應用范圍從單片擴展到系統(tǒng)級。1、熔絲連接技術最早的允許對器件進行編程的技術是熔絲連接技術。在這種技術的器件中，所有邏輯的連接都是靠熔絲連接的。熔絲器件是一次可編程的，一旦編程，永久不能改變。ab邏輯1&ab邏輯1&圖2.1 熔絲未編程的結(jié)構(gòu) 圖2.2 熔絲未編程的結(jié)構(gòu)2、反熔絲連接技術 未編程時，成高阻狀態(tài)。編程結(jié)束后，形成連接。反熔絲器件是一次可編程的，一旦編程，永久不能改變。ab邏輯1&ab邏輯1&圖2.3 熔絲未編程的結(jié)構(gòu) 圖2.4 熔絲編程后的結(jié)構(gòu)3、sram技術 基于靜態(tài)存儲器sram

8、的可編程器件，值被保存在sram中時，只要系統(tǒng)正常供電信息就不會丟失，否則信息將丟失。sram存儲數(shù)據(jù)需要消耗大量的硅面積，且斷電后數(shù)據(jù)丟失。但是這種器件可以反復的編程和修改。4、掩膜技術rom是非易失性的，系統(tǒng)斷電后，信息被保留在存儲單元中。掩膜器件可以讀出，但是不能寫入信息。rom單元保存了行和列數(shù)據(jù)，形成一個陣列，每一列有負載電阻使其保持邏輯1，每個行列的交叉有一個關聯(lián)晶體管和一個掩膜連接。這種技術代價比較高，基本上很少使用。5、prom技術 prom是非易失性的，系統(tǒng)斷電后，信息被保留在存儲單元中。prom器件可以編程一次，以后只能讀數(shù)據(jù)而不能寫入新的數(shù)據(jù)。prom單元保存了行和列數(shù)據(jù)

9、，形成一個陣列，每一列有負載電阻使其保持邏輯1，每個行列的交叉有一個關聯(lián)晶體管和一個掩膜連接。如果可以多次編程就成為eprom，eeprom技術。6、flash技術flash技術的芯片的檫除的速度比prom技術要快的多。flash技術可采用多種結(jié)構(gòu)，與eprom單元類似的具有一個浮置柵晶體管單元和eeprom器件的薄氧化層特性。 cpld 由完全可編程的與/或陣列以及宏單元庫構(gòu)成。與/或陣列是可重新編程的，可以實現(xiàn)多種邏輯功能。宏單元則是可實現(xiàn)組合或時序邏輯的功能模塊，同時還提供了真值或補碼輸出和以不同的路徑反饋等額外的靈活性。 下面給出了cpld的內(nèi)部結(jié)構(gòu)圖。 cpld主要由可編程i/o單元

10、、基本邏輯單元、布線池和其他輔助功能模塊構(gòu)成。1、可編程i/o單元 作用與fpga的基本i/o口相同，但是cpld應用范圍局限性較大，i/o的性能和復雜度與fpga相比有一定的差距，支撐的i/o標準較少，頻率也較低。 2.基本邏輯單元cpld中基本邏輯單元是宏單元。所謂宏單元就是由一些與、或陣列加上觸發(fā)器構(gòu)成的，其中“與或”陣列完成組合邏輯功能，觸發(fā)器用以完成時序邏輯。與cpld基本邏輯單元相關的另外一個重要概念是乘積項。 所謂乘積項就是宏單元中與陣列的輸出，其數(shù)量標志了cpld容量。乘積項陣列實際上就是一個“與或”陣列，每一個交叉點都是一個可編程熔絲，如果導通就是實現(xiàn)“與”邏輯，在“與”陣列

11、后一般還有一個“或”陣列，用以完成最小邏輯表達式中的“或”關系。3.布線池、布線矩陣 cpld中的布線資源比fpga的要簡單的多，布線資源也相對有限，一般采用集中式布線池結(jié)構(gòu)。 所謂布線池其本質(zhì)就是一個開關矩陣，通過打結(jié)點可以完成不同宏單元的輸入與輸出項之間的連接。 由于cpld器件內(nèi)部互連資源比較缺乏，所以在某些情況下器件布線時會遇到一定的困難。由于cpld的布線池結(jié)構(gòu)固定，所以cpld的輸入管腳到輸出管腳的標準延時固定，被稱為pin to pin延時，用tpd表示，tpd延時反映了cpld器件可以實現(xiàn)的最高頻率，也就清晰地表明了cpld器件的速度等級。 4.其他輔助功能模塊 如jtag編程

12、模塊，一些全局時鐘、全局使能、全局復位/置位單元等。 目前主流的fpga仍是基于查找表技術的，已經(jīng)遠遠超出了先前版本的基本性能，并且整合了常用功能（如ram、時鐘管理和dsp）的硬核（asic型）模塊。如圖1所示（注：圖1只是一個示意圖，實際上每一個系列的fpga都有其相應的內(nèi)部結(jié)構(gòu)）fpga芯片主要由6部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時鐘管理、嵌入塊式ram、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。 可編程輸入/輸出單元簡稱i/o單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/輸出信號的驅(qū)動與匹配要求。 fpga內(nèi)的i/o按組分類，每

13、組都能夠獨立地支持不同的i/o標準。通過軟件的靈活配置，可適配不同的電氣標準與i/o物理特性，可以調(diào)整驅(qū)動電流的大小，可以改變上、下拉電阻。目前，i/o口的頻率也越來越高，一些高端的fpga通過ddr寄存器技術可以支持高達2gbps的數(shù)據(jù)速率。 外部輸入信號可以通過iob模塊的存儲單元輸入到fpga的內(nèi)部，也可以直接輸入fpga 內(nèi)部。當外部輸入信號經(jīng)過iob模塊的存儲單元輸入到fpga內(nèi)部時，其保持時間（hold time）的要求可以降低，通常默認為0。 為了便于管理和適應多種電器標準，fpga的iob被劃分為若干個組（bank），每個bank的接口標準由其接口電壓vcco決定，一個bank

14、只能有一種vcco，但不同bank的vcco可以不同。只有相同電氣標準的端口才能連接在一起，vcco電壓相同是接口標準的基本條件。 clb是fpga內(nèi)的基本邏輯單元。clb的實際數(shù)量和特性會依器件的不同而不同。 每個clb都包含一個可配置開關矩陣，此矩陣由4或6個輸入、一些選型電路（多路復用器等）和觸發(fā)器組成。 開關矩陣高度靈活可以配置。 在xilinx公司的fpga器件中，clb由多個（一般為4個或2個）相同的slice和附加邏輯構(gòu)成，如下頁圖所示。 每個clb模塊不僅可以用于實現(xiàn)組合邏輯、時序邏輯，還可以配置為分布式ram和分布式rom。 典型的clb結(jié)構(gòu)示意圖 slice是xilinx公

15、司定義的基本邏輯單位，其內(nèi)部結(jié)構(gòu)如下頁圖所示，一個slice由兩個4輸入的函數(shù)、進位邏輯、算術邏輯、存儲邏輯和函數(shù)復用器組成。算術邏輯包括一個異或門（xorg）和一個專用與門（multand），一個異或門可以使一個slice實現(xiàn)2bit全加操作，專用與門用于提高乘法器的效率；進位邏輯由專用進位信號和函數(shù)復用器（muxc）組成，用于實現(xiàn)快速的算術加減法操作；4輸入函數(shù)發(fā)生器用于實現(xiàn)4輸入lut、分布式ram或16比特移位寄存器（virtex-5系列芯片的slice中的兩個輸入函數(shù)為6輸入，可以實現(xiàn)6輸入lut或64比特移位寄存器）；進位邏輯包括兩條快速進位鏈，用于提高clb模塊的處理速度。業(yè)內(nèi)大

16、多數(shù)fpga均提供數(shù)字時鐘管理（xilinx的全部fpga均具有這種特性）。xilinx推出最先進的fpga提供數(shù)字時鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時鐘綜合，且能夠降低抖動，并實現(xiàn)過濾功能。 大多數(shù)fpga都具有內(nèi)嵌的塊ram，這大大拓展了fpga的應用范圍和靈活性。 塊ram可被配置為單端口ram、雙端口ram、內(nèi)容地址存儲器（cam）以及fifo等常用存儲結(jié)構(gòu)。 ram、fifo是比較普及的概念，在此就不冗述。 cam存儲器在其內(nèi)部的每個存儲單元中都有一個比較邏輯，寫入cam中的數(shù)據(jù)會和內(nèi)部的每一個數(shù)據(jù)進行比較，并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在路由的地址交換器

17、中有廣泛的應用。 除了塊ram，還可以將fpga中的lut靈活地配置成ram、rom和fifo等結(jié)構(gòu)。在實際應用中，芯片內(nèi)部塊ram的數(shù)量也是選擇芯片的一個重要因素。 單片塊ram的容量為18k比特，即位寬為18比特、深度為1024，可以根據(jù)需要改變其位寬和深度，但要滿足兩個原則： 首先，修改后的容量（位寬 深度）不能大于18k比特； 其次，位寬最大不能超過36比特。 當然，可以將多片塊ram級聯(lián)起來形成更大的ram，此時只受限于芯片內(nèi)塊ram的數(shù)量，而不再受上面兩條原則約束。 布線資源連通fpga內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。fpga芯片內(nèi)部有著豐

18、富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為類不同的類別。 第一類是全局布線資源，用于芯片內(nèi)部全局時鐘和全局復位/置位的布線； 第二類是長線資源，用以完成芯片bank間的高速信號和第二全局時鐘信號的布線； 第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線； 第四類是分布式的布線資源，用于專有時鐘、復位等控制信號線。 內(nèi)嵌功能模塊主要指dll（delay locked loop）、pll（phase locked loop）、dsp和cpu等軟處理核（soft core）?，F(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片fpga成為了系統(tǒng)級的設計工具，使其具備了軟硬件聯(lián)合設計的能力

19、，逐步向soc平臺過渡。 dll和pll具有類似的功能，可以完成時鐘高精度、低抖動的倍頻和分頻，以及占空比調(diào)整和移相等功能。 xilinx公司生產(chǎn)的芯片上集成了dll，altera公司的芯片集成了pll，lattice公司的新型芯片上同時集成了pll和dll。pll 和dll可以通過ip核生成的工具方便地進行管理和配置。 內(nèi)嵌專用硬核是相對底層嵌入的軟核而言的，指fpga處理能力強大的硬核（hard core），等效于asic電路。為了提高fpga性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。例如：為了提高fpga的乘法速度，主流的fpga中都集成了專用乘法器； 為了適用通信總線與接口標準，

20、很多高端的fpga內(nèi)部都集成了串并收發(fā)器（serdes），可以達到數(shù)十gbps的收發(fā)速度。 fpga和cpld都是可編程邏輯器件,有很多共同特點,但由于和fpga結(jié)構(gòu)上的差異,具有各自的特點： 1、cpld更適合完成各種算法和組合邏輯, fpga更適合于完成時序邏輯。換句話說,更適合于觸發(fā)器豐富的結(jié)構(gòu),而cpld更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。2、cpld的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預測的,而fpga的分段式布線結(jié)構(gòu)決定了其延遲的不可預測性。3、在編程上fpga比cpld具有更大的靈活性。cpld通、過修改具有固定內(nèi)連電路的邏輯功能來編程, fpga主要通過改變內(nèi)部連線

21、的布線來編程; fpga可在邏輯門下編程,而cpld是在邏輯塊下編程。4、fpga的集成度比cpld高,具有更復雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。 5、cpld比fpga使用起來更方便。cpld的編程采用e2prom或fastflas技術,無需外部存儲器芯片,使用簡單。而fpga的編程信息需存放在外部存儲器上,使用方法復雜。6、cpld的速度比fpga快,并且具有較大的時間可預測性。這是由于fpga是門級編程,并且clb之間采用分布式互聯(lián),而cpld是邏輯塊級編程,并且其邏輯塊之間的互聯(lián)是集總式的。7、在編程方式上, cpld主要是基于e2prom或flash存儲器編程,編程次數(shù)可達1萬次,優(yōu)點是系統(tǒng)斷

22、電時編程信息也不丟失。cpld又可分為在編程器上編程和在系統(tǒng)編程兩類。fpga大部分是基于sram編程,編程信息在系統(tǒng)斷電時丟失,每次上電時,需從器件外部將編程。數(shù)據(jù)重新寫入sram中。其優(yōu)點是可以編程任意次,可在工作中快速編程,從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。 8、cpld保密性好, fpga保密性差。 9、一般情況下, cpld的功耗要比fpga大,且集成度越高越明顯。cpld最基本的單元是宏單元。一個宏單元包含一個寄存器(使用多達16個乘積項作為其輸入)及其它有用特性。 因為每個宏單元用了16個乘積項，因此設計人員可部署大量的組合邏輯而不用增加額外的路徑。這就是為何cpld被認為是“邏輯豐富”型的。宏單元以邏輯模塊的形式排列(lb)，每個邏輯模塊由1