FPGAVerilog試題(西安電子科技大學(xué))

1、西安電子科技大學(xué) 考試時(shí)間       分鐘 試      題 題號 一 二 三 四 五 六 七 八 九 十 總分 分?jǐn)?shù)            1.考試形式：閉（開）卷；2.本試卷共 四&#

2、160;大題，滿分100分。 班級              學(xué)號            姓名              任課教師     

3、           一、 選擇題（每題2分，共18分） 1. 下面哪個(gè)是可以用verilog語言進(jìn)行描述，而不能用VHDL語言進(jìn)行描述的級別？（  A    ）   (A) 開關(guān)級   (B)門電路級   (C) 體系結(jié)構(gòu)級    (D) 

4、;寄存器傳輸級  2.在verilog中，下列語句哪個(gè)不是分支語句？（  D    ）  (A) if-else (B) case  (C) casez  (D) repeat  3下列哪些Verilog的基本門級元件是多輸出（   D  ）  (A) nand  (B) nor

5、  (C) and  (D) not  4Verilog連線類型的驅(qū)動強(qiáng)度說明被省略時(shí)，則默認(rèn)的輸出驅(qū)動強(qiáng)度為（  B  ）  (A) supply  (B) strong  (C) pull  (D) weak  5.元件實(shí)例語句“notif1 #(1:3:4,2:3:4,1:2:4) U1(out,in,ctrl)

6、;”中截至延遲的典型值為（  B   ）  (A) 1  (B) 2  (C) 3  (D) 4  6已知 “a =1b1; b=3b'001;”那么a,b（  C   ）  (A) 4b'0011  (B) 3b'001  

7、(C) 4b'1001  (D) 3b'101  第 2 頁 共 8 頁 7.根據(jù)調(diào)用子模塊的不同抽象級別，模塊的結(jié)構(gòu)描述可以分為（ABC     ）  (A) 模塊級   (B)門級   (C) 開關(guān)級    (D) 寄存器級  8在veri

8、log語言中，a=4b'1011，那么   &a=（D   ）  (A) 4b'1011  (B) 4b'1111  (C) 1b'1  (D) 1b'0  9在verilog語言中整型數(shù)據(jù)與（ C  ）位寄存器數(shù)據(jù)在實(shí)際意義上是相同的。 (A) 8  (B) 16

9、60; (C) 32  (D) 64  二、 簡答題（2題，共16分） 1Verilog HDL語言進(jìn)行電路設(shè)計(jì)方法有哪幾種（8分） 1、自上而下的設(shè)計(jì)方法（Top-Down） 2、自下而上的設(shè)計(jì)方法（Bottom-Up） 3、綜合設(shè)計(jì)的方法        2specparam語句和parameter語句在參數(shù)說明方面不同之處是什么（8分）。 1、specparam語句只能在延

10、時(shí)的格式說明塊（specify塊）中出現(xiàn)，而parameter語句則不能在延時(shí)說明塊內(nèi)出現(xiàn) 2、由specparam語句進(jìn)行定義的參數(shù)只能是延時(shí)參數(shù)，而由parameter語句定義的參數(shù)則可以是任何數(shù)據(jù)類型的參數(shù) 3、由specparam語句定義的延時(shí)參數(shù)只能在延時(shí)說明塊內(nèi)使用，而由parameter語句定義的參數(shù)則可以在模塊內(nèi)（該parameter語句之后）的任何位置說明  第 3 頁 共 8 頁    三、 畫波形題（每題8分，共16分） 1

11、. 根據(jù)下面的程序，畫出產(chǎn)生的信號波形（8分） module para_bloc_nested_in_seri_bloc(A,B);     output A,B;     reg a,b;     initial     begin         A=0;

12、         B=1;         #10 A=1;         fork           B=0;       #10&#

13、160;B=1;           #20 A=0;         join         #10 B=0;         #10 A=1;   

14、60;     B=1;     end               endmodule     第 4 頁 共 8 頁 2. 根據(jù)下面的程序，畫出產(chǎn)生的信號波形（8分） module signal_gen1(

15、d_out); output d_out; reg d_out; initial begin   d_out=0;   #1 d_out=1;   #2 d_out=0;   #3 d_out=1;   #4 d_out=0; end endmodule   四、 程序設(shè)計(jì)（4題，共50分

16、） 1. 試用verilog語言產(chǎn)生如下圖所示的測試信號（12分）  module signal_gen9(clk,in1,in2); output in1,in2,clk; reg in1,in2,clk; initial   begin     in1=0;     in2=1; 第 5 頁 共 8 頁&

17、#160;    clk=0;   end initial    begin     #15 in1=1     #10 in1=0;     #5 in1=1;     #10 in1=0;    

18、 end initial    begin     #5 in2=0;     #5 in2=1;     #25 in2=0;   end always   begin     #5 clk=clk;  &#

19、160;end endmodule  2試用verilog語言，利用內(nèi)置基本門級元件，采用結(jié)構(gòu)描述方式生成如圖所示的電路（12分）  module MUX4x1(Z,D0,D1,D2,D3,S0,S1); 3. 試用verilog語言描述：圖示為一個(gè)4位移位寄存器，是由四個(gè)D觸發(fā)器（分別設(shè)為U1，U2，U3，U4）構(gòu)成的。其中seri_in是這個(gè)移位寄存器的串行輸入；clk為移位時(shí)脈沖輸入；clr為清零控制信號輸入；Q1Q3則為移位寄存器的并行輸出。（14分）  module d_fl

20、op(q,d,clr,clk);     output q;     input d,clr,clk;     reg q;     always (clr)     if(!clr) assign q=0;     else d

21、eassign q;     always (negedge clk)     q=d; endmodule  第 7 頁 共 8 頁 module shifter(seri_in,clk,clrb,Q);     input seri_in,clk,clrb;    

22、 output3:0 Q;     d_flop U1(Q0,seri_in,clrb,clk),            U2(Q1,Q0,clrb,clk),            U3(Q2,Q1,clrb,clk),     

23、;       u4(Q3,Q2,clrb,clk);    endmodule  4利用有限狀態(tài)機(jī)，以格雷碼編譯方式設(shè)計(jì)一個(gè)從輸出信號序列中檢測出101信號的電路圖，其方塊圖、狀態(tài)圖和狀態(tài)表如圖表示。（12分）  Din=0Din=1S0=00SO, OS1, 0S1=01S2, 0S1, 0S2=11S0, 0S1, 1下一狀態(tài)NS和輸出Qout目前狀態(tài)CS module&

24、#160;melay(clk,Din,reset,Qout); input clk,reset; input Din; output Qout; reg Qout; parameter1:0 S0=2'b00,S1=2'b01,S2=2'b11; reg1:0 CS; 第 8 頁 共 8 頁 reg1:0 NS;  always (posedg

25、e clk or posedge reset)    begin        if(reset=1'b01)          CS=S0;       else CS=NS;    end 

26、0;   always (CS or Din)    begin       case(CS)         S0:beign             if(Din=1'b0)  

27、             begin                  NS=S0;                 &

28、#160;Qout=1'b0;               end             else               begin  

29、;                NS=S1;                  Qout=1'b0;            

30、60;  end            end         S1:begin             if(Din=1'b0)        

31、60;      begin                  NS=S2;                  Qout=1'b0;   &#

32、160;           end             else               begin        &#

33、160;         NS=S1;                  Qout=1'b0;               end   

34、60;        end         S2:beign             if(Din=1'b0)               

35、begin                  NS=S0;                  Qout=1'b0; 第 9 頁 共 8 頁   

36、;            end             else               begin        

37、;          NS=S1;                  Qout=1'b0;               end   

38、         end                   endcase         end         endmodule&#

39、160;、填空題（10分,每小題1分） 1. 用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完成                 的設(shè)計(jì)與實(shí)現(xiàn)。 2. 可編程器件分為                和   

40、                。 3. 隨著EDA技術(shù)的不斷完善與成熟，                 的設(shè)計(jì)方法更多的被應(yīng)用于Verilog HDL設(shè)計(jì)當(dāng)中。 4. 目前國際上較大的PLD器件制造公司有 

41、              和                 公司。 5. 完整的條件語句將產(chǎn)生           電路，不完整的條件語句將產(chǎn)生 

42、         電路。 6. 阻塞性賦值符號為                  ，非阻塞性賦值符號為                 &

43、#160; 。  二、選擇題 (10分，每小題2分) 1. 大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是                。  AFPGA全稱為復(fù)雜可編程邏輯器件； BFPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件； C基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；

44、60;D在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。 2. 基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入   綜合    _     _          適配編程下載硬件測試。正確的是        

45、0;   。 功能仿真 時(shí)序仿真 邏輯綜合 配置 分配管腳              A  B  C  D 3. 子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化     

46、60;       。   流水線設(shè)計(jì) 資源共享 邏輯優(yōu)化 串行化 寄存器配平 關(guān)鍵路徑法 A B     C  D 4. 下列標(biāo)識符中，_是不合法的標(biāo)識符。 A9moon     BState0    C Not_Ack_0&#

47、160; D signall 5. 下列語句中，不屬于并行語句的是：_ A過程語句     Bassign語句  C元件例化語句 Dcase語句 三、EDA名詞解釋（10分） 寫出下列縮寫的中文含義： ASIC：                   

48、       RTL：                      FPGA：                   

49、60;      SOPC：                     CPLD：                     

50、;     LPM：                      EDA：                     

51、60;     IEEE：                      IP：                     &

52、#160;       ISP：                            四、簡答題（10分） 1. 簡要說明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別（本題4分）。     

53、2. 簡述有限狀態(tài)機(jī)FSM分為哪兩類？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三種？FSM的三段式描述風(fēng)格中，三段分別描述什么？（本題6分） 2  五、程序注解（20分,每空1分） module  AAA  ( a ,b );                     

54、                         output  a                      

55、;                              input 6:0 b                &#

56、160;                                   reg2:0 sum;           

57、0;                                       integer i;        &

58、#160;                                              reg  a

59、60;                                                 

60、60;      always  (b)                                        

61、                begin                                 &

62、#160;                           sum = 0;                   &

63、#160;                                   for(i = 0;i<=6;i = i+1)      

64、60;                                      if(bi)          

65、60;                               sum = sum+1;               

66、;                                 if(sum2)  a = 1;           

67、;                      else       a = 0;                 

68、60;                         end endmodule  本程序的邏輯功能是：                  

69、;                               。      四、VerilogHDL語言編程題（1、2小題10分，3小題20分）     要求：寫清分析設(shè)計(jì)步驟和

70、注釋。 1.  試用Verilog HDL描述一個(gè)帶進(jìn)位輸入、輸出的8位全加器。 端口：A、B為加數(shù)，CI為進(jìn)位輸入，S為和，CO為進(jìn)位輸出                  3  2. 編寫一個(gè)帶異步清零、異步置位的D觸發(fā)器。 端口：CLK為時(shí)鐘，D為輸入，CLK為清零輸入端，SET為置位輸入端；Q輸出端。 

71、0;                 3. 設(shè)計(jì)一個(gè)帶有異步復(fù)位控制端和時(shí)鐘使能控制端的10進(jìn)制計(jì)數(shù)器。 端口設(shè)定如下： 輸入端口：CLK：時(shí)鐘，RST：復(fù)位端，EN：時(shí)鐘使能端，LOAD：置位控制端， DIN：置位數(shù)據(jù)端； 輸出端口：COUT：進(jìn)位輸出端，DOUT：計(jì)數(shù)輸出端。        &#

72、160;           4 一、填空題（每空2分，共20分） 1、   ASIC    2、     FPGA     和 CPLD   。 3、 自頂向下 4、   Altera &

73、#160;和  Xilinx   5、 組合     時(shí)序   6、   =    <=   二、選擇題 (10分，每小題2分) 1、C   2、 B   3、B    4、 A   

74、5、D  三、EDA名詞解釋（10分） ASIC      專用集成電路         RTL        寄存器傳輸級 FPGA      現(xiàn)場可編程門陣列     SOPC   &#

75、160;     可編程片上系統(tǒng) CPLD      復(fù)雜可編程邏輯器件   LPM              參數(shù)可定制宏模塊庫 EDA   電子設(shè)計(jì)自動化       IEEE 

76、0;            電子電氣工程師協(xié)會 IP       知識產(chǎn)權(quán)核           ISP               

77、60;在系統(tǒng)編程 四、簡答題（10分）  1、簡要說明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別（本題4分）。 答：非阻塞（non-blocking)賦值方式 ( b<= a)： b的值被賦成新值a的操作, 并不是立刻完成的，而是在塊結(jié)束時(shí)才完成； 塊內(nèi)的多條賦值語句在塊結(jié)束時(shí)同時(shí)賦值； 硬件有對應(yīng)的電路。 阻塞（blocking)賦值方式 ( b = a)： b的值立刻被賦成新值a； 完成該賦值語句后才能執(zhí)行下一句的操

78、作； 硬件沒有對應(yīng)的電路，因而綜合結(jié)果未知。 2、 簡述有限狀態(tài)機(jī)FSM分為哪兩類？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三種？FSM的三段式描述風(fēng)格中，三段分別描述什么？（本題6分） 答：Mearly型，Moore型；前者與輸入與當(dāng)前狀態(tài)有關(guān)，而后者只和當(dāng)前狀態(tài)有關(guān)；Binary，Gray，One-Hot編碼；分別為狀態(tài)保存，狀態(tài)切換，輸出； 五、程序注解（20分,每空1分）   本程序的邏輯功能是：     7人投票表決器。 六、VerilogHDL語言編程題（1