大疆創(chuàng)新硬件筆試題

1、.產(chǎn)生EMC問題主要通過兩個途徑:一個是空間電磁波干擾的形式;另一個是通過傳導(dǎo)的形式，換句話說，產(chǎn)生EMC問題的三個要素是：電磁干擾源、耦合途徑、敏感設(shè)備。                                傳導(dǎo)、輻射7nO1p Rh$z騷擾源-（途徑）- 敏感受體MOS的并聯(lián)使用原則：1.并聯(lián)的MOS必須為同等規(guī)格，最好是同一批次的。2.并聯(lián)的MOS的驅(qū)動電路的驅(qū)動電阻和放

2、電電路必須是獨立分開的，不可共用驅(qū)動電阻和放電電阻。3.PCB走線盡量保證對稱，減小電流分布不均光耦一般會有兩個用途：線性光耦和邏輯光耦，如果理解？工作在開關(guān)狀態(tài)的光耦副邊三極管飽和導(dǎo)通，管壓降<0.4V，Vout約等于Vcc（Vcc-0.4V左右），Vout 大小只受Vcc大小影響。此時Ic<If*CTR，此工作狀態(tài)用于傳遞邏輯開關(guān)信號。工作在線性狀態(tài)的光耦，Ic=If*CTR，副邊三極管壓降的大小等于Vcc-Ic*RL，Vout= Ic*RL=(Vin-1.6V)/Ri * CTR*RL，Vout 大小直接與Vin 成比例，一般用于反饋環(huán)路里面 (1.6V 是粗略估計，實際要按

3、器件資料，后續(xù)1.6V同) 。2 光耦CTR概要：1)對于工作在線性狀態(tài)的光耦要根據(jù)實際情況分析；2)對于工作在開關(guān)狀態(tài)的光耦要保證光耦導(dǎo)通時CTR 有一定余量；3)CTR受多個因素影響。2.1 光耦能否可靠導(dǎo)通實際計算舉例分析，例如圖.1中的光耦電路，假設(shè) Ri = 1k,Ro = 1k,光耦CTR= 50%，光耦導(dǎo)通時假設(shè)二極管壓降為1.6V，副邊三極管飽和導(dǎo)通壓降Vce=0.4V。輸入信號Vi 是5V的方波，輸出Vcc 是3.3V。Vout 能得到3.3V 的方波嗎？我們來算算：If = (Vi-1.6V)/Ri = 3.4mA副邊的電流限制：Ic CTR*If = 1.7mA假設(shè)副邊要

4、飽和導(dǎo)通，那么需要Ic = (3.3V 0.4V)/1k = 2.9mA，大于電流通道限制，所以導(dǎo)通時，Ic會被光耦限制到1.7mA， Vout = Ro*1.7mA = 1.7V所以副邊得到的是1.7V 的方波。為什么得不到3.3V 的方波，可以理解為圖.1 光耦電路的電流驅(qū)動能力小，只能驅(qū)動1.7mA 的電流，所以光耦會增大副邊三極管的導(dǎo)通壓降來限制副邊的電流到1.7mA。解決措施：增大If；增大CTR；減小Ic。對應(yīng)措施為：減小Ri 阻值；更換大CTR 光耦；增大Ro 阻值。將上述參數(shù)稍加優(yōu)化，假設(shè)增大Ri 到200歐姆，其他一切條件都不變，Vout能得到3.3V的方波嗎？重新計算：If

5、 = (Vi 1.6V)/Ri = 17mA；副邊電流限制Ic CTR*If = 8.5mA，遠(yuǎn)大于副邊飽和導(dǎo)通需要的電流(2.9mA)，所以實際Ic = 2.9mA。所以，更改Ri 后，Vout 輸出3.3V 的方波。開關(guān)狀態(tài)的光耦，實際計算時，一般將電路能正常工作需要的最大Ic 與原邊能提供的最小If 之間Ic/If 的比值與光耦的CTR 參數(shù)做比較，如果Ic/If CTR，說明光耦能可靠導(dǎo)通。一般會預(yù)留一點余量（建議小于CTR 的90%）。工作在線性狀態(tài)令當(dāng)別論。2、輸出特性曲線輸出特性曲線是描述三極管在輸入電流iB保持不變的前提下，集電極電流iC和管壓降uCE之間的函數(shù)關(guān)系，即

6、0; （5-4） 三極管的輸出特性曲線如圖5-7所示。由圖5-7可見，當(dāng)IB改變時，iC和uCE的關(guān)系是一組平行的曲線族，并有截止、放大、飽和三個工作區(qū)。  （1）截止區(qū) IB=0持性曲線以下的區(qū)域稱為截止區(qū)。此時晶體管的集電結(jié)處于反偏，發(fā)射結(jié)電壓uBE0，也是處于反偏的狀態(tài)。由于iB0，在反向飽和電流可忽略的前提下，iC=iB也等于0，晶體管無電流的放大作用。處在截止?fàn)顟B(tài)下的三極管，發(fā)射極和集電結(jié)都是反偏，在電路中猶如一個斷開的開關(guān)。 實際的情況是：處在截止?fàn)顟B(tài)下的三極管集電極有很小的電流ICE0，該電流稱為三極管的穿透電流，它是在基極開路時測得的集電極-發(fā)射極間的電流，

7、不受iB的控制，但受溫度的影響。 （2）飽和區(qū) 在圖5-4的三極管放大電路中，集電極接有電阻RC，如果電源電壓VCC一定，當(dāng)集電極電流iC增大時，uCE=VCC-iCRC將下降，對于硅管，當(dāng)uCE 降低到小于0.7V時，集電結(jié)也進入正向偏置的狀態(tài)，集電極吸引電子的能力將下降，此時iB再增大，iC幾乎就不再增大了，三極管失去了電流放大作用，處于這種狀態(tài)下工作的三極管稱為飽和。 規(guī)定UCEUBE時的狀態(tài)為臨界飽和態(tài)，圖5-7中的虛線為臨界飽和線，在臨界飽和態(tài)下工作的三極管集電極電流和基極電流的關(guān)系為：     （5-1-4） 式中的ICS，IBS，

8、UCES分別為三極管處在臨界飽和態(tài)下的集電極電流、基極電流和管子兩端的電壓（飽和管壓降）。當(dāng)管子兩端的電壓UCEUCES時，三極管將進入深度飽和的狀態(tài)，在深度飽和的狀態(tài)下，iC=iB的關(guān)系不成立，三極管的發(fā)射結(jié)和集電結(jié)都處于正向偏置會導(dǎo)電的狀態(tài)下，在電路中猶如一個閉合的開關(guān)。 三極管截止和飽和的狀態(tài)與開關(guān)斷、通的特性很相似，數(shù)字電路中的各種開關(guān)電路就是利用三極管的這種特性來制作的。 （3）放大區(qū) 三極管輸出特性曲線飽和區(qū)和截止區(qū)之間的部分就是放大區(qū)。工作在放大區(qū)的三極管才具有電流的放大作用。此時三極管的發(fā)射結(jié)處在正偏，集電結(jié)處在反偏。由放大區(qū)的特性曲線可見，特性曲線非常平坦，當(dāng)iB等量變化時，

9、iC幾乎也按一定比例等距離平行變化。由于iC只受iB控制，幾乎與uCE的大小無關(guān)，說明處在放大狀態(tài)下的三極管相當(dāng)于一個輸出電流受IB控制的受控電流源。 上述討論的是NPN型三極管的特性曲線，PNP型三極管特性曲線是一組與NPN型三極管特性曲線關(guān)于原點對稱的圖像。1、什么是建立時間（Tsu）和保持時間（Th）以上升沿鎖存為例，建立時間是指在時鐘翻轉(zhuǎn)之前輸入的數(shù)據(jù)D必須保持穩(wěn)定的時間；保持時間是在時鐘翻轉(zhuǎn)之后輸入數(shù)據(jù)D必須保持穩(wěn)定的時間1。如下圖所示，一個數(shù)據(jù)要在上升沿被鎖存，那么這個數(shù)據(jù)就要在時鐘上升沿的建立時間和保持時間內(nèi)保持穩(wěn)定。PCB Layout中的3W線距原則串?dāng)_（Crosstalk）

10、是指信號線之間由于互容（信號線之間的空氣介質(zhì)相當(dāng)于容性負(fù)載），互感（高頻信號的電磁場相互耦合）而產(chǎn)生的干擾，由于這種耦合的存在，當(dāng)一些信號電平發(fā)生變化的時候，在附近的信號線上就會感應(yīng)出電壓（噪聲），在電路設(shè)計中，抑制串?dāng)_最簡單的方法就是在PCB Layout中遵循3W原則。3W原則是指多個高速信號線長距離走線的時候，其間距應(yīng)該遵循3W原則，如下圖1所示，3W原則要求相鄰信號線中心距離不能少于線寬的3倍，據(jù)一些資料記載的，滿足3W原則能使信號間的串?dāng)_減少70%。我們在對高速信號，例如DDR3，PCIE，SATA2等布線的時候都會遵循這個原則。只要是接觸過Layout 的人都會

11、了解差分走線的一般要求，那就是“等長、等距”。等長是為了保證兩個差分信號時刻保持相反極性，減少共模分量；等距則主要是為了保證兩者差分阻抗一致，減少反射?！氨M量靠近原則”有時候也是差分走線的要求之一。11、鎖存器、觸發(fā)器、寄存器三者的區(qū)別。 觸發(fā)器：能夠存儲一位二值信號的基本單元電路統(tǒng)稱為“觸發(fā)器”。 鎖存器：一位觸發(fā)器只能傳送或存儲一位數(shù)據(jù)，而在實際工作中往往希望一次傳送或存儲多位數(shù)據(jù)。為此可把多個觸發(fā)器的時鐘輸入端CP連接起來，用一個公共的控制信號來控制，而各個數(shù)據(jù)端口仍然是各處獨立地接收數(shù)據(jù)。這樣所構(gòu)成的能一次傳送或存儲多位數(shù)據(jù)的電路就稱為“鎖存器”。 寄存器

12、：在實際的數(shù)字系統(tǒng)中，通常把能夠用來存儲一組二進制代碼的同步時序邏輯電路稱為寄存器。由于觸發(fā)器內(nèi)有記憶功能，因此利用觸發(fā)器可以方便地構(gòu)成寄存器。由于一個觸發(fā)器能夠存儲一位二進制碼，所以把n個觸發(fā)器的時鐘端口連接起來就能構(gòu)成一個存儲n位二進制碼的寄存器。 區(qū)別：從寄存數(shù)據(jù)的角度來年，寄存器和鎖存器的功能是相同的，它們的區(qū)別在于寄存器是同步時鐘控制，而鎖存器是電位信號控制?？梢姡拇嫫骱玩i存器具有不同的應(yīng)用場合，取決于控制方式以及控制信號和數(shù)據(jù)信號之間的時間關(guān)系：若數(shù)據(jù)信號有效一定滯后于控制信號有效，則只能使用鎖存器；若數(shù)據(jù)信號提前于控制信號到達(dá)并且要求同步操作，則可用寄存器來存放數(shù)據(jù)。

13、 Latch 和 Register 區(qū)別 ？編程時如何避免鎖存器 ？發(fā)布時間：2014-02-20 10:43:01技術(shù)類別：CPLD/FPGA     個人分類：FPGA1鎖存器Latch 和 觸發(fā)器flipflop鎖存器能根據(jù)輸入端把結(jié)果自行保持;觸發(fā)器是指由時鐘邊沿觸發(fā)的存儲器單元； 由敏感信號（電平，邊沿）控制的鎖存器就是觸發(fā)器；2、寫電路時，產(chǎn)生鎖存器的原因 if語句中，沒有寫else，默認(rèn)保持原值，產(chǎn)生鎖存器，可能不是想要的結(jié)果； case語句中，沒有寫完整default項，也容易產(chǎn)生鎖存器； 

14、;例子： always(a or b)beginif(a) q=b;end產(chǎn)生了鎖存器，如下沒有鎖存器的情況always(a or b)beginif(a) q=b;else q=0;end3、避免使用D鎖存器，盡量使用D觸發(fā)器D鎖存器module test_latch(y, a, b);output y; input a; input b; reg y; always (a or b) begin   i

15、f(a=1b1)   y=b; end endmodule D觸發(fā)器module test_d(y,clk,a,b); output y; input clk; input a; input b; reg y; always (posedge clk) begin   if(a=1'b1)     y

16、=b; end endmodule  從圖8可知，例10對應(yīng)的電路是D觸發(fā)器。信號a被綜合成D觸發(fā)器的使能端，只有在時鐘上沿到來且a為高時，b信號的值才能傳遞給a；只要在時鐘上升沿期間信號b是穩(wěn)定，即使在其他時候b還有毛刺，經(jīng)過D觸發(fā)器后數(shù)據(jù)是穩(wěn)定的，毛刺被濾除。  62、寫異步D觸發(fā)器的verilog module.(揚智電子筆試)  module dff8(clk , reset, d, q);  input  

17、      clk;  input        reset;  input  7:0 d;  output 7:0 q;  reg   7:0 q;  always  (posedge clk or posedge&#

18、160;reset)   if(reset)  q <= 0; else q <= d; endmodule 63、用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述? (漢王筆試) module divide2( clk , clk_o, reset);  input     clk , reset; output   clk_o; wire in; reg out  always  ( posedge clk or posedge reset)  if