CMOS異或門集成電路課程設(shè)計(jì)報告書

1、.課程設(shè)計(jì)任務(wù)書學(xué)生：王帥軍專業(yè)班級：電子 1103 班指導(dǎo)教師：封小鈺工作單位：信息工程學(xué)院題目:CMOS異或門初始條件：計(jì)算機(jī)、 ORCAD軟件、 L-EDIT 軟件要求完成的主要任務(wù): （包括課程設(shè)計(jì)工作量及其技術(shù)要求，以及說明書撰寫等具體要求）1、課程設(shè)計(jì)工作量： 2 周2、技術(shù)要求：（ 1）學(xué)習(xí) ORCAD和 L-EDIT 軟件。（ 2）設(shè)計(jì)一個 CMOS異或門電路。（ 3）利用 ORCAD和 L-EDIT 軟件對該電路進(jìn)行系統(tǒng)設(shè)計(jì)、電路設(shè)計(jì)和版圖設(shè)計(jì)，并進(jìn)行相應(yīng)的設(shè)計(jì)、模擬和仿真工作。3、查閱至少 5 篇參考文獻(xiàn)。按理工大學(xué)課程設(shè)計(jì)工作規(guī)要求撰寫設(shè)計(jì)報告書。全文用 A4 紙打印，圖

2、紙應(yīng)符合繪圖規(guī)。時間安排：布置課程設(shè)計(jì)任務(wù)、選題；講解課程設(shè)計(jì)具體實(shí)施計(jì)劃與課程設(shè)計(jì)報告格式的要求；課程設(shè)計(jì)答疑事項(xiàng)。學(xué)習(xí) ORCAD和 L-EDIT 軟件，查閱相關(guān)資料，復(fù)習(xí)所設(shè)計(jì)容的基本理論知識。對 CMOS異或門電路進(jìn)行設(shè)計(jì)仿真工作，完成課設(shè)報告的撰寫。提交課程設(shè)計(jì)報告，進(jìn)行答辯。指導(dǎo)教師簽名：年月日系主任（或責(zé)任教師）簽名：年月日.目錄摘要 .IAbstract.II1 緒論12 異或門介紹 .23 仿真電路設(shè)計(jì)33.1 ORCAD軟件介紹33.2 仿真電路原理圖43.3 仿真分析54 版圖設(shè)計(jì)84.1 L-EDIT軟件介紹84.2 版圖繪制84.3 CMOS異或門版圖 DRC檢查10

3、5 心得體會11參考文獻(xiàn) .12附錄 .123.摘要性能優(yōu)越的異或門是實(shí)現(xiàn)各種運(yùn)算集成電路的基礎(chǔ)，可廣泛應(yīng)用于全加器，乘法器和算術(shù)邏輯單元等電路中。CMOS集成電路由于工藝技術(shù)的進(jìn)步以及功耗低、穩(wěn)定性高、抗干擾性強(qiáng)、噪聲容限大、可適應(yīng)較寬的環(huán)境溫度和電源電壓等一系列的優(yōu)點(diǎn)，成為現(xiàn)在 IC 設(shè)計(jì)的主流技術(shù)。本文首先介紹了CMOS異或門電路，緊接著介紹了ORCAD軟件，并利用此軟件搭建了仿真電路圖，對電路進(jìn)行了仿真分析。最后介紹了L-EDIT 軟件，并利用此軟件繪制了該電路的版圖。關(guān)鍵詞：CMOS異或門； ORCAD；L-EDIT；版圖.AbstractThe superior performan

4、ce of xorgate is to achieve a variety ofoperations,the basis of the integratedcircuitcan be widely used by full adder,multiplierand the arithmetic logic unit and so on in the circuit.CMOS integrated circuitdue to the progress of technology and low power consumption, high stability,strong anti-interf

5、erence, bignoise tolerance, can adaptto a wide environmenttemperature and supply voltage andso on a series of advantages, andis now themainstream technology of IC design.Thisarticle firstintroducesthe CMOSxor gate, and then introduces the ORCADsoftware, circuit diagram, and use this software to buil

6、d the simulation ofcircuitsimulationanalysis.FinallyL-EDIT software isintroduced,and the useof this software to draw the circuit of the landscape.Keywords: CMOS xor gate;ORCAD;L - EDIT;landscape.1 緒論異或門是數(shù)字邏輯中實(shí)現(xiàn)邏輯異或的邏輯門。有多個輸入端、1 個輸出端，多輸入異或門可由 2 輸入異或門構(gòu)成。若兩個輸入的電平相異，則輸出為高電平1；若兩個輸入的電平相同，則輸出為低電平0。亦即，如果兩個輸

7、入不同，則異或門輸出高電平。雖然異或不是開關(guān)代數(shù)的基本運(yùn)算之一，但是在實(shí)際運(yùn)用中相當(dāng)普遍地使用分立的異或門。大多數(shù)開關(guān)技術(shù)不能直接實(shí)現(xiàn)異或功能，而是使用多個門設(shè)計(jì)。異或門能實(shí)現(xiàn)模為2 的加法，因此，異或門可以實(shí)現(xiàn)計(jì)算機(jī)中的二進(jìn)制加法。半加器就是由異或門和與門組成的。CMOS集成電路采用場效應(yīng)管，且都是互補(bǔ)結(jié)構(gòu)，工作時兩個串聯(lián)的場效應(yīng)管總是處于一個管導(dǎo)通，另一個管截止的狀態(tài)，電路靜態(tài)功耗理論上為零。實(shí)際上，由于存在漏電流，CMOS電路尚有微量靜態(tài)功耗。 單個門電路的功耗典型值僅為 20mW，動態(tài)功耗（在1MHz工作頻率時）也僅為幾mW。CMOS集成電路供電簡單，供電電源體積小，基本上不需穩(wěn)壓。

8、CMOS集成電路由于工藝技術(shù)的進(jìn)步以及功耗低、穩(wěn)定性高、抗干擾性強(qiáng)、噪聲容限大、可等比例縮小、以及可適應(yīng)較寬的環(huán)境溫度和電源電壓等一系列優(yōu)點(diǎn)，成為現(xiàn)在 IC設(shè)計(jì)的主流技術(shù)。在 CMOS集成電路設(shè)計(jì)中，異或電路的設(shè)計(jì)與應(yīng)用是非常重要的。 IC 設(shè)計(jì)者可以根據(jù)芯片的不同功能和要求采用各種不同結(jié)構(gòu)的異或電路，從而實(shí)現(xiàn)電路的最優(yōu)化設(shè)計(jì)。CMOS異或門的版圖設(shè)計(jì)是集成電路設(shè)計(jì)中的一個重要單元，它的復(fù)雜度與功耗密切相關(guān)，越復(fù)雜功耗就越大。如何在保持高性能的情況下減小芯片面積和功耗，無疑是設(shè)計(jì)的關(guān)鍵，這要求設(shè)計(jì)者對芯片的重要部件進(jìn)行各方面的優(yōu)化。.2 異或門介紹異或運(yùn)算是實(shí)際中比較常用的邏輯運(yùn)算，兩個變量進(jìn)

9、行異或運(yùn)算，其規(guī)則為變量的值同為 1 或 0，結(jié)果為 0，兩個變量的取值相反則結(jié)果為 1。異或運(yùn)算的真值表如表 2.1 所示。表 2.1異或運(yùn)算真值表ABY A B000011101110根據(jù)表 2-1 ，可得異或運(yùn)算的邏輯關(guān)系表達(dá)式為YABABAB(1)異或門的邏輯運(yùn)算符號如圖2.1 所示圖 2.1異或門邏輯符號性能優(yōu)越的異或門是實(shí)現(xiàn)各種運(yùn)算集成電路的基礎(chǔ)，可廣泛應(yīng)用于全加器，乘法器和算術(shù)邏輯單元等電路中。用CMOS靜態(tài)邏輯電路設(shè)計(jì)的異或門電路具有功耗低，結(jié)構(gòu)簡單可靠，工作速度快等優(yōu)點(diǎn)， 成為大規(guī)模集成電路芯片設(shè)計(jì)中最重要的單元電路之一。.3 仿真電路設(shè)計(jì)3.1 ORCAD軟件介紹OrCAD

10、Pspice 為美國 OrCAD公司在 1998 年與 Microsim 公司合并之后， 將其 Pspice 整合到原先 OrCAD系統(tǒng)（包含 " 電路圖輸入 " 的 OrCADCapture 、"印刷電路板布局 " 的 OrCAD Layout 及 " 可編程邏輯（ Programmable Logic ）電路合成 " 的 OrCAD Exerpss）的一套計(jì)算機(jī)輔助電路分析軟件。2000 年， OrCAD公司被益華計(jì)算機(jī)（ Cadence Design System, Inc. ）收購，并推出OrCAD9.21。在 2003 年，

11、推出 OrCAD10.0。在 2005 年，進(jìn)一步與益華計(jì)算機(jī)的 PCB設(shè)計(jì)軟件 Allegro15.5 一起推廣給客戶，故版本直接跳到 15.5 。在 2009 年， OrCAD正式推出功能增強(qiáng)的 16.3 版本，目前作為益華計(jì)算機(jī)入門級的計(jì)算機(jī)輔助電路分析軟件推廣給客戶使用。OrCAD是一套在個人電腦的電子設(shè)計(jì)自動化套裝軟件，專門用來讓電子工程師設(shè)計(jì)電路圖及相關(guān)圖表，設(shè)計(jì)印刷電路板所用的印刷圖，及電路的模擬之用。早在工作于 DOS環(huán)境的 ORCAD4.，0它就集成了電路原理圖繪制、印制電路板設(shè)計(jì)、數(shù)字電路仿真、可編程邏輯器件設(shè)計(jì)等功能，而且它的界面友好且直觀，它的元器件庫也是所有 EDA軟

12、件中最豐富的，在世界上它一直是 EDA軟件中的首選。ORCAD公司在 2000 年七月與 CADENCE公司合并后，更成為世界上最強(qiáng)大的開發(fā) EDA軟件的公司，它的產(chǎn)品ORCAD世紀(jì)集成版工作于 WINDOWS95與 WINDOWSNT環(huán)境下，集成了電原理圖繪制，印制電路板設(shè)計(jì)、模擬與數(shù)字電路混合仿真等功能，它的電路仿真的元器件庫更達(dá)到了8500個，收入了幾乎所有的通用型電子元器件模塊。OrCAD Capture 與 OrCAD PCB Editor 的無縫數(shù)據(jù)連接，可以很容易實(shí)現(xiàn)物理PCB的設(shè)計(jì)；與Cadence PSpice A/D高度集成，可以實(shí)現(xiàn)電路的數(shù)?；旌闲盘柗抡?。OrCADCap

13、ture CIS 在原理圖輸入基礎(chǔ)上，加入了強(qiáng)大的元件信息系統(tǒng)，可用于創(chuàng)建、跟蹤和認(rèn)證元件，便于優(yōu)選庫和已有元件庫的重用。圖形化、平面化和層次化設(shè)計(jì)能力提高了原理圖設(shè)計(jì)效率，集中管理物料編號和器件信息，可進(jìn)行數(shù)據(jù)流程、封裝以及互聯(lián)的在線設(shè)計(jì)規(guī)則檢查，這種簡單的原理圖輸入技術(shù)讓設(shè)計(jì)師能夠更好的發(fā)揮他們的創(chuàng)造力，專注于電路設(shè)計(jì)，而不是忙碌于工具層面的操作。.3.2 仿真電路原理圖利用組合邏輯關(guān)系，在OrCADCapture CIS 中繪制的仿真電路原理圖如圖3.1 所示。VCC_BARVCC_BARVCC_BARMbreak PMbreak PMbreak PM1M2M4AV1=5VV1M7Mbr

14、eak PMbreak PV2=0VTD = 0uTR = 0.01uM3M5TF = 0.01uMbreak NPW = 5uPER = 10u00YVoutVCC_BARVCC_BARVV3Mbreak P5VdcM9M110BM6Mbreak NMbreak NV1=5VV2M8M10M12V2=0VTD = 0uTR = 0.01uTF = 0.01uMbreak NMbreak NMbreak NPW = 48uPER = 100u0000圖 3.1 CMOS 異或門電路圖在該電路中， PMOS和 NMOS呈現(xiàn)對稱狀態(tài)， PMOS組成上拉通路， NMOS組成下拉通路。各個 MOS管的

15、狀態(tài)和 Vout 輸出隨著 V1 和 V2 的變化狀態(tài)如表3.1 所示（“高”指高電平，“低”指低電平）。表 3.1 MOS 管及 Vout 狀態(tài)轉(zhuǎn)換圖V1V2通斷Vout低低M1， M3，M5， M6，M11， M12M2， M4， M7， M8， M9， M10低低高M(jìn)1， M5， M8， M10，M11， M12M2， M3， M4， M6， M7， M9高高低M2， M3，M6， M7，M9， M12M1， M4，M5， M8，M10， M11高高高M(jìn)2， M4，M7， M8，M9， M10M1， M3，M5， M6，M11， M12低.3.3 仿真分析為驗(yàn)證此異或門的正確性，需要進(jìn)行

16、仿真以驗(yàn)證它的正確性。新建仿真文檔gate1 ，先進(jìn)行偏置點(diǎn)仿真設(shè)置，如圖3.2 所示。電路圖中各偏置點(diǎn)電壓，電流和功耗情況如圖3.3 所示。圖 3.2偏置電壓仿真設(shè)置圖 3.3各偏置點(diǎn)電壓，電流和功耗情況.從圖 3.3 可以看出各個 MOS管的導(dǎo)通電壓在 nV級，截止電流僅為 pA 級，靜態(tài)功耗為在 pW級以下，電路靜態(tài)功耗很小。各處的電壓、電流和功耗值均在正常圍，單從偏置點(diǎn)情況來看，電路工作正常。然后再進(jìn)行時域仿真，參數(shù)設(shè)置如圖 3.4 所示。其中設(shè)置運(yùn)行時間為 100us，最大步進(jìn)為 1us。圖 3.4時域仿真設(shè)置然后運(yùn)行仿真，其中激勵源V1的波形圖如圖 3.5 所示。圖 3.5激勵源

17、V1 波形圖.激勵源 V2的波形圖如圖3.6 所示。圖 3.6激勵源 V2 波形圖Vout 仿真輸出及輸入波形對比圖如圖3.7 所示。圖 3.7 Vout仿真輸出及輸入波形對比圖由圖示波形可以看出，激勵源的波形具有一般性，而且V1，V2 和 Vout 的波形圖滿足異或運(yùn)算關(guān)系。經(jīng)過測試，當(dāng)兩個輸入端信號同時變化時，會產(chǎn)生過渡干擾脈沖?？杉尤霝V波電路，選通信號或者增加冗余項(xiàng)，以避免過渡干擾脈沖的影響。增加冗余項(xiàng)適用圍有限，加濾波電路是實(shí)驗(yàn)調(diào)試階段常采取的應(yīng)急措施，加選通信號則是行之有效的方法。目前許多MSI 器件都備有使能端，為加選通信號消除毛刺提供了使用上的方便。因此本電路在產(chǎn)品階段可采取加入

18、選通信號的措施以避免不良影響。本次設(shè)計(jì)的異或門電路是完全正確的。.4 版圖設(shè)計(jì)4.1 L-EDIT軟件介紹L-Edit是 Tanner 公司的全定制版圖編輯工具。它具有速度快、功能強(qiáng)、使用方便和分層設(shè)計(jì)的特點(diǎn)。 L-Edit 對掩膜版層數(shù)、分層數(shù)和單元數(shù)沒有限制， 基本圖形有矩形、多邊形、圓、線和標(biāo)注等，并可處理 90°、45°和任意角； 用戶可以設(shè)置調(diào)色板、 線型、放大和縮小；輸入輸出有 TDB、CIF 和 GDSII 三種格式；可在繪圖機(jī)和普通打印機(jī)上實(shí)現(xiàn)輸出硬拷貝。另外 L-Edit 將 Tanner Tools 中除 NetTran 、Gate Sim 和 LVS之

19、外的其它所有功能集成在自己的環(huán)境中， 包括 SPR（自動布局布線）、DRC（版圖幾何規(guī)則檢查） 、 Extract （版圖參數(shù)提?。┖?CSV（Cross-Section Viewer ，版圖橫截面觀察）等。L-Edit 為核心的集成電路版圖編輯與自動布圖布線模塊， 包括集成電路版圖編輯器 L-Edit 和用于版圖檢查的網(wǎng)表比較器 LVS等模塊，L-Edit 本身又嵌入設(shè)計(jì)規(guī)則檢查 DRC、提供用戶二次開發(fā)用的編輯界面 UPI、標(biāo)準(zhǔn)版圖單元庫及自動布圖布線 SPR、器件剖面觀察器 Cross Section Viewer 、版圖的 SPICE網(wǎng)表和版圖參數(shù)提取器 Extract(LPE) 等等

20、，網(wǎng)表比較器 LVS則用于把由 L-Edit 生成的版圖反向提取的 SPC網(wǎng)表和由 S-Edit 設(shè)計(jì)的邏輯電路圖輸出的 SPC網(wǎng)表進(jìn)行比較實(shí)現(xiàn)版圖檢查、對照分析。 L-Edit 除了擁有自己的中間圖形數(shù)據(jù)格式（ TDB格式）外，還提供了兩種最常用的集成電路版圖數(shù)據(jù)傳遞格式（ CIF 格式和 GDSII 格式）的輸入、輸出功能，可以非常方便地在不同的集成電路設(shè)計(jì)軟件之間交換圖形數(shù)據(jù)文件或把圖形數(shù)據(jù)文件傳遞給光掩模制造系統(tǒng)。4.2 版圖繪制根據(jù)本次 CMOS異或門的設(shè)計(jì)任務(wù)，可以進(jìn)行分層次設(shè)計(jì)繪制版圖，需要先把 NMOS 管和 PMOS管 cell 單元繪制出來， 然后再把 CMOS反相器和需要

21、用到的派生 CMOS結(jié)構(gòu)繪制出來，最后利用這些 cell 單元進(jìn)行連接，把 CMOS異或門的版圖畫出來，完成本次版圖設(shè)計(jì)任務(wù)。在 L-EDIT 的使用中需要注意 L-EDIT 的編輯環(huán)境是預(yù)設(shè)在 P 型基板上的，故在 P 基板上繪制 PMOS的第一步是作出 NWELL區(qū)，即需要預(yù)設(shè) N 阱區(qū)；各個圖層的繪制無先后順序；要及時進(jìn)行 DRC檢查以排除錯誤，繪制每一個圖層都要及時進(jìn)行 DRC檢查。.NMOS器件的版圖如圖4.1 所示。圖 4.1 NMOS 器件版圖PMOS器件的版圖如圖4.2 所示。圖 4.2 PMOS 器件版圖CMOS反相器的版圖如圖4.3 所示圖 4.3 CMOS反相器版圖.4.

22、3 CMOS異或門版圖DRC檢查將繪制的 cell單元的版圖進(jìn)行組合， 技術(shù)設(shè)定為MOSIS/ORBIT 2.0U SCNADesignRules ，并進(jìn)行各層的最終連接，便可得到CMOS異或門的版圖，在各層的繪制過程中都要及時進(jìn)行 DRC檢查，最終的 DRC檢查結(jié)果如圖 4.4 所示。圖 4.4 CMOS 異或門版圖 DRC檢查由圖 4.4 可以看出， CMOS異或門版圖無DRC錯誤。至此，便完成了CMOS異或門版圖的制作。.5 心得體會在本次課程設(shè)計(jì)過程中，我所做的是“ CMOS異或門電路”這一課題，通過認(rèn)真的學(xué)習(xí)，成功地得到了 CMOS異或門電路仿真結(jié)果和版圖。感覺通過這個課程設(shè)計(jì)，收獲頗豐。不僅掌握了 OrCAD和